沟槽型功率器件及其制造方法.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN114512545A(43)申请公布日2022.05.17(21)申请号202111652594.0(22)申请日2021.12.30(71)申请人杭州芯迈半导体技术有限公司地址310051浙江省杭州市滨江区西兴街道联慧街6号(72)发明人杨啸陈辉王加坤(74)专利代理机构北京成创同维知识产权代理有限公司11449专利代理师蔡纯(51)Int.Cl.H01L29/78(2006.01)H01L21/336(2006.01)权利要求书2页说明书6页附图9页(54)发明名称沟槽型功率器件及其制造方法(57)摘要本申请公开了沟槽型功率器件及其制造方法。所述沟槽型功率器件包括：半导体衬底；位于所述半导体衬底上的漂移区；位于所述漂移区中的第一沟槽和第二沟槽；位于所述第一沟槽中的栅叠层；以及位于所述第二沟槽侧壁上的肖特基金属，其中，所述肖特基金属与所述漂移区形成肖特基势垒二极管。该沟槽型功率器件采用双沟槽结构，将沟槽型MOSFET和肖特基势垒二极管相结合且将肖特基金属形成在沟槽侧壁上，不仅可以提高功率器件的性能，而且可以减小功率器件的单元面积。CN114512545ACN114512545A权利要求书1/2页1.一种沟槽型功率器件，包括：半导体衬底；位于所述半导体衬底上的漂移区；位于所述漂移区中的第一沟槽和第二沟槽；位于所述第一沟槽中的栅叠层；以及位于所述第二沟槽侧壁上的肖特基金属，其中，所述肖特基金属与所述漂移区形成肖特基势垒二极管。2.根据权利要求1所述的沟槽型功率器件，还包括：位于所述漂移区中的阱区；以及位于所述阱区中的源区，其中，所述第一沟槽和所述第二沟槽分别贯穿所述源区和所述阱区，延伸至所述漂移区中的预定深度。3.根据权利要求2所述的沟槽型功率器件，其中，所述半导体衬底、所述漂移区、所述源区的掺杂类型为N型，所述阱区的掺杂类型为P型，所述半导体衬底作为功率晶体管的漏区。4.根据权利要求2所述的沟槽型功率器件，其中，所述肖特基金属位于所述第二沟槽的侧壁下部且与所述漂移区接触，所述肖特基金属的顶端位于所述源区和所述漂移区之间。5.根据权利要求4所述的沟槽型功率器件，还包括：第一接触层，位于所述第二沟槽的侧壁上部且与所述源区接触。6.根据权利要求2所述的沟槽型功率器件，还包括：P型掺杂区，位于所述第二沟槽的底部下方；以及第二接触层，位于所述第二沟槽的底部表面上。7.根据权利要求2所述的沟槽型功率器件，还包括：导电通道，填充所述第二沟槽，用于提供所述源区和所述肖特基金属的电连接路径。8.一种沟槽型功率器件的制造方法，包括：在半导体衬底上形成漂移区；在所述漂移区中形成第一沟槽和第二沟槽；在所述第一沟槽中形成栅叠层；以及在所述第二沟槽侧壁上形成肖特基金属，其中，所述肖特基金属与所述漂移区形成肖特基势垒二极管。9.根据权利要求8所述的制造方法，还包括：在所述漂移区中形成阱区；以及在所述阱区中形成源区，其中，所述第一沟槽和所述第二沟槽分别贯穿所述源区和所述阱区，延伸至所述漂移区中的预定深度。10.根据权利要求9所述的制造方法，其中，所述半导体衬底、所述漂移区、所述源区的掺杂类型为N型，所述阱区的掺杂类型为P型，所述半导体衬底作为功率晶体管的漏区。11.根据权利要求9所述的制造方法，其中，形成肖特基金属的步骤包括：在所述第二沟槽中形成共形的第一金属层；以及采用各向异性蚀刻去除所述第一金属层位于所述第二沟槽的侧壁上部和底部的部分，2CN114512545A权利要求书2/2页其中，所述第一金属层保留在所述第二沟槽的侧壁下部的部分形成肖特基金属。12.根据权利要求11所述的制造方法，其中，在形成肖特基金属的步骤中，通过控制所述各向异性蚀刻的蚀刻时间，使得所述肖特基金属的顶端位于所述源区和所述漂移区之间。13.根据权利要求11所述的制造方法，在形成肖特基金属的步骤之后，还包括：在所述第二沟槽中形成共形的第二金属层；采用硅化工艺，将所述第二金属层的一部分反应生成硅化物；以及采用选择性的蚀刻工艺，相对于所述肖特基金属和所述硅化物去除所述第二金属层的未反应金属，其中，所述硅化物位于所述第二沟槽的侧壁上部的部分形成第一接触层，所述硅化物位于所述第二沟槽的侧壁底部的部分形成第二接触层。14.根据权利要求11所述的制造方法，在形成肖特基金属的步骤之后，还包括：在所述第二沟槽中填充导电材料以形成导电通道，用于提供所述源区和所述肖特基金属的电连接路径。15.根据权利要求9所述的制造方法，还包括：经由所述第二沟槽进行离子注入，在所述第二沟槽的底部下方形成P型掺杂区。3CN114512545A说明书1/6页沟槽型功率器件及其制造方法技术领域[0001]本发明涉及半导体器件技术领域，更具体地，涉及一种沟槽型功率器