沟槽栅半导体器件及其制造方法.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN110190112A(43)申请公布日2019.08.30(21)申请号201910375063.8(22)申请日2019.05.07(71)申请人上海华虹宏力半导体制造有限公司地址201203上海市浦东新区张江高科技园区祖冲之路1399号(72)发明人韩健(74)专利代理机构上海浦一知识产权代理有限公司31211代理人郭四华(51)Int.Cl.H01L29/06(2006.01)H01L29/423(2006.01)H01L21/336(2006.01)H01L29/78(2006.01)权利要求书3页说明书7页附图4页(54)发明名称沟槽栅半导体器件及其制造方法(57)摘要本发明公开了一种沟槽栅半导体器件，包括：第一外延层组成的漂移区和形成于漂移区顶部的体区；多个包括栅极沟槽、栅介质层和栅极导电材料层的沟槽栅，原胞区包括多个并联的原胞，各原胞包括一个沟槽栅；在各沟槽栅的两侧分别形成有一个包括屏蔽沟槽、屏蔽介质层和屏蔽导电材料层的屏蔽电极结构，屏蔽沟槽的深度大于栅极沟槽的深度，屏蔽导电材料层填充在屏蔽沟槽中，屏蔽导电材料层用于对沟槽栅底部的漂移区产生横向耗尽，从而降低器件的密勒电容和导通电阻；在体区表面形成有源区；屏蔽导电材料层和源区都通过接触孔连接到由正面金属层组成的源极。本发明还公开了一种沟槽栅半导体器件的制造方法。本发明能提高开关速度以及降低开关损耗。CN110190112ACN110190112A权利要求书1/3页1.一种沟槽栅半导体器件，其特征在于，包括：由第一导电类型的第一外延层组成的漂移区；在所述漂移区顶部的所述第一外延层中形成有第二导电类型的体区；多个沟槽栅，所述沟槽栅包括栅极沟槽、栅介质层和栅极导电材料层，所述栅极沟槽穿过所述体区且所述栅极沟槽的底部位于所述漂移区中，所述栅介质层形成于所述栅极沟槽的底部表面和侧面，所述栅极导电材料层将所述栅极沟槽填充，被所述栅极导电材料层侧面覆盖的所述体区的表面用于形成沟道；沟槽栅半导体器件的原胞区包括多个并联的原胞，各所述原胞包括一个所述沟槽栅；在各所述沟槽栅的两侧分别形成有一个屏蔽电极结构，所述屏蔽电极结构包括屏蔽沟槽、屏蔽介质层和屏蔽导电材料层，所述屏蔽沟槽穿过所述体区且所述屏蔽沟槽的底部位于所述漂移区中，所述屏蔽沟槽的深度大于所述栅极沟槽的深度；所述屏蔽介质层形成在所述屏蔽沟槽的侧面和底部表面，所述屏蔽导电材料层填充在所述屏蔽沟槽中；所述屏蔽导电材料层用于对所述沟槽栅底部的所述漂移区产生横向耗尽，从而降低器件的密勒电容和导通电阻；在所述体区表面形成有第一导电类型重掺杂的源区；所述栅极导电材料层通过穿过层间膜的接触孔连接到由正面金属层组成的栅极；所述屏蔽导电材料层和所述源区都通过对应的接触孔连接到由正面金属层组成的源极。2.如权利要求1所述的沟槽栅半导体器件，其特征在于：所述沟槽栅半导体器件为沟槽栅MOSFET，在所述漂移区的背面形成有第一导电类型重掺杂的漏区，在所述漏区的背面形成有由背面金属层组成的漏极。3.如权利要求2所述的沟槽栅半导体器件，其特征在于：所述第一外延层形成于半导体衬底表面。4.如权利要求3所述的沟槽栅半导体器件，其特征在于：所述半导体衬底为具有第一导电类型重掺杂的结构；所述漏区由背面减薄后的所述半导体衬底组成；或者所述漏区由背面减薄后的所述半导体衬底再叠加第一导电类型重掺杂的背面离子注入区组成。5.如权利要求3所述的沟槽栅半导体器件，其特征在于：所述半导体衬底为硅衬底，所述第一外延层为硅外延层。6.如权利要求5所述的沟槽栅半导体器件，其特征在于：所述栅介质层为栅氧化层，所述栅极导电材料层为多晶硅栅；所述屏蔽介质层的材料为氧化层，所述屏蔽导电材料层的材料为多晶硅。7.如权利要求1所述的沟槽栅半导体器件，其特征在于：在所述原胞区外还包括栅极引出区，所述栅极引出区中形成有和所述原胞区中的所述沟槽栅同时形成的第二沟槽栅，所述第二沟槽栅中也包括栅极沟槽、栅介质层和栅极导电材料层，所述第二沟槽栅的栅极沟槽的宽度大于所述沟槽栅的栅极沟槽的宽度，所述第二沟槽栅的栅极沟槽和所述沟槽栅的栅极沟槽相连通，所述第二沟槽栅中的栅极导电材料层和所述沟槽栅中的栅极导电材料层相导通，所述沟槽栅中的所述栅极导电材料层通过连接到所述第二沟槽栅中的栅极导电材料层并通过形成于所述第二沟槽栅的栅极导电材料层顶部的接触孔连接到所述栅极。8.如权利要求1至7中任一权项所述的沟槽栅半导体器件，其特征在于：所述沟槽栅半2CN110190112A权利要求书2/3页导体器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。9.一种沟槽栅半导体器