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(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115274566A(43)申请公布日2022.11.01(21)申请号202210806645.9(22)申请日2022.07.08(71)申请人上海华虹宏力半导体制造有限公司地址201203上海市浦东新区自由贸易试验区祖冲之路1399号(72)发明人顾昊元蔡晨李亮(74)专利代理机构上海浦一知识产权代理有限公司31211专利代理师王关根(51)Int.Cl.H01L21/8249(2006.01)H01L21/336(2006.01)H01L21/329(2006.01)H01L29/06(2006.01)权利要求书1页说明书4页附图6页(54)发明名称一种集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法(57)摘要本发明提供一种集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法,用现有工艺在衬底上形成栅极沟槽、肖特基沟槽、屏蔽电极、隔离介质层,并生长栅氧化层;采用光刻工艺去除肖特基区域沟槽侧壁及其衬底表面的栅氧化层;在衬底表面二次生长栅氧化层;淀积多晶硅,并回刻至衬底表面;对衬底进行离子注入形成体区;采用干法刻蚀工艺将衬底表面的栅氧化层全部刻蚀掉;利用炉管氧化热处理进行本体推陷以产生厚度一致的氧化膜层;对衬底进行离子注入形成源区,并利用炉管热处理进行源区推陷。本发明将衬底表面栅氧化层刻蚀光,再进行带氧化体区的炉管热处理推陷,从而控制源区注入前的氧化膜厚度,使肖特基和MOS管的源区注入深度一致,进而改善器件的漏电。CN115274566ACN115274566A权利要求书1/1页1.一种集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法,其特征在于,包括以下步骤:步骤一、用现有工艺在衬底上形成栅极沟槽、肖特基沟槽、屏蔽电极、隔离介质层,并生长栅氧化层;步骤二、采用光刻工艺去除肖特基区域沟槽侧壁及其衬底表面的栅氧化层;步骤三、在所述衬底表面二次生长栅氧化层;步骤四、淀积多晶硅,并对所述多晶硅进行回刻至衬底表面;步骤五、对所述衬底进行离子注入形成体区;步骤六、采用干法刻蚀工艺将衬底表面的栅氧化层全部刻蚀掉;步骤七、利用炉管氧化热处理进行本体推陷以产生厚度一致的氧化膜层;步骤八、对所述衬底进行离子注入形成源区,并利用炉管热处理进行源区推陷。2.根据权利要求1所述的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法,其特征在于,步骤一中所述衬底为硅衬底。3.根据权利要求1所述的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法,其特征在于,步骤一中所述隔离介质层为氧化层。4.根据权利要求1所述的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法,其特征在于,步骤一中所述栅氧化层的厚度为250A~1000A。5.根据权利要求1所述的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法,其特征在于,步骤三中二次生长的所述栅氧化层的厚度为50A~250A。6.根据权利要求1所述的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法,其特征在于,步骤七中所述氧化膜层的厚度为150A~250A。2CN115274566A说明书1/4页一种集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法技术领域[0001]本发明涉及半导体制造技术领域,具体涉及一种集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法。背景技术[0002]在元胞中集成肖特基二极管的屏蔽栅沟槽(ShieldedGateTrench,SGT)工艺中,为了实现肖特基管和MOS管拥有独立的开启阈值电压,需要让肖特基区域(肖特基管)和元胞区域(MOS管)硅上的栅氧厚度不同,但栅氧厚度不同会对后续工艺本体(Body)注入与源(Source)注入产生影响,如图1A到图1G所示。[0003]Body注入的能量较大,B元素较轻,因此注入深度受氧化膜厚度差异影响较小;而Source注入的能量较小,As元素较重,因此注入深度受氧化膜厚度差异影响较大。在元胞区域注入深度合适的情况下,肖特基区域的Source注入深度会较深,使肖特基管的沟通变短,短沟效应使得肖特基管的漏极电流变大,导致器件整体漏电失效。[0004]由此,亟需一种新的在屏蔽栅极沟槽场效应晶体管中集成肖特基晶体管的方法。发明内容[0005]为了解决上述现有技术存在的问题,本发明提供一种集成肖特基二极管的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法,用以改善器件的漏电。[0006]本发明提供一种集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法,包括以下步骤:[0007]步骤一、用现有工艺在衬底上形成栅极沟槽、肖特基沟槽、屏蔽电极、隔离介质层,并生长栅氧化层;[0008]步骤二、采用光刻工艺去除肖特基区域沟槽侧壁及其衬底表面的栅氧化层;[0009]步骤三、在所述衬底表面二次生