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(19)国家知识产权局(12)发明专利申请(10)申请公布号CN116031240A(43)申请公布日2023.04.28(21)申请号202210618476.6(22)申请日2022.06.01(30)优先权数据17/510,8782021.10.26US(71)申请人南亚科技股份有限公司地址中国台湾新北市(72)发明人黄则尧(74)专利代理机构隆天知识产权代理有限公司72003专利代理师黄艳(51)Int.Cl.H01L23/538(2006.01)H01L21/768(2006.01)权利要求书2页说明书17页附图23页(54)发明名称半导体元件及其制备方法(57)摘要本公开提供一种半导体元件及其制备方法。该半导体元件包括一第一芯片,其包括:一第一中间介电层,位于一第一基板上;一插塞结构,位于该第一中间介电层中且电性耦合至该第一芯片的一功能单元;一第一重分布层,位于该第一中间介电层上且远离该插塞结构;一第一较低接合垫,位于该第一重分布层上;以及一第二较低接合垫,位于该插塞结构上。该半导体元件还包括位于该第一芯片上的一第二芯片,其包括:一第一较高接合垫,位于该第一较低接合垫上;一第二较高接合垫,位于该第二较低接合垫上;以及多个存储单元,电性耦合至该第一较高接合垫和该第二较高接合垫。CN116031240ACN116031240A权利要求书1/2页1.一种半导体元件,包括:一第一芯片,包括:一第一中间介电层,位于一第一基板上;一插塞结构,位于该第一中间介电层中且电性耦合至该第一芯片的一功能单元;一第一重分布层,位于该第一中间介电层上且远离该插塞结构;一第一较低接合垫,位于该第一重分布层上;以及一第二较低接合垫,位于该插塞结构上;一第二芯片,位于该第一芯片上且包括:一第一较高接合垫,位于该第一较低接合垫上;一第二较高接合垫,位于该第二较低接合垫上;以及多个存储单元,电性耦合至该第一较高接合垫和该第二较高接合垫。2.如权利要求1所述的半导体元件,其中该第一芯片被配置为一逻辑芯片且该第二芯片被配置为一存储器芯片。3.如权利要求2所述的半导体元件,其中该插塞结构包括位于该第一基板上的一底部插塞、位于该底部插塞上的一着陆垫、以及位于该着陆垫和该第二较低接合垫之间的一顶部插塞。4.如权利要求3所述的半导体元件,更包括一第一障壁层,位于该顶部插塞和该第二较低接合垫之间。5.如权利要求3所述的半导体元件,更包括一第二障壁层,位于该着陆垫和该顶部插塞之间。6.如权利要求3所述的半导体元件,更包括位于该顶部插塞和该第二较低接合垫之间的一第三障壁层,以及位于该第一较低接合垫和该第一重分布层之间的一第四障壁层。7.如权利要求6所述的半导体元件,其中该第三障壁层的一底表面位于低于该第一重分布层的一顶表面的一垂直水平。8.如权利要求3所述的半导体元件,其中该第一芯片的一宽度和该第二芯片的一宽度实质上相同。9.如权利要求3所述的半导体元件,其中该底部插塞包括铝、铜、或前述的组合,且该顶部插塞包括钨。10.如权利要求7所述的半导体元件,其中该第三障壁层包括钛和氮化钛。11.如权利要求10所述的半导体元件,其中所述存储单元被配置为一电容阵列或一浮动阵列。12.一种半导体元件的制备方法,包括:提供一第一基板,包括一功能单元;形成一插塞结构于该第一基板上且电性耦合至该功能单元;形成一第一重分布层于该第一基板上方;形成一第一较低接合垫于该第一重分布层上;形成一第二较低接合垫于该插塞结构上,其中该第一基板、该插塞结构、该第一重分布层、该第一较低接合垫、和该第二较低接合垫一起构成一第一芯片;以及接合一第二芯片至该第一芯片上,其中该第二芯片包括接合至该第一较低接合垫上的2CN116031240A权利要求书2/2页一第一较高接合垫、接合至该第二较低接合垫上的一第二较高接合垫、以及电性耦合至该第一较高接合垫和该第二较高接合垫的多个存储单元。13.如权利要求12所述的半导体元件的制备方法,其中该第一芯片被配置为一逻辑芯片且该第二芯片被配置为一存储器芯片,并且所述存储单元被配置为一电容阵列或一浮动阵列。14.如权利要求12所述的半导体元件的制备方法,其中该插塞结构包括形成于该第一基板上的一底部插塞、形成于该底部插塞上的一着陆垫、以及形成于该着陆垫上的一顶部插塞。3CN116031240A说明书1/17页半导体元件及其制备方法技术领域[0001]本申请案主张美国第17/510,878号专利申请案(优先权日为“2021年10月26日”)的优先权及益处,该美国申请案的内容以全文引用的方式并入本文中。[0002]本公开是关于一种半导体元件及其制备方法。特别是关于一种具有重分布结构的半导体元件及其制备方法。背景技术[0003]半导体元件已运用在各种电子应用上,像是个人电脑、手机、数码相