处理器总线时序和系统总线.pptx

本章讲述：5.18086的引脚功能5.28086处理器时序5.3系统总线5.18086的引脚功能1.最小模式目前常用的是最大组态。要求有较强的驱动能力。此时8086要通过一组总线控制器8288来形成各种总线周期，控制信号由8288供给，如图5-1所示。/最小模模式的引脚信号(2)地址/状态信号线A19/S6~A16/S3S4、S3的组合指出当前使用的段码寄存器情况(3)BHE/S7高8位数据总线允许/状态线BHE和A0结合控制CPU与存储器之间数据传送的格式。(4)MN/MX最大/最小模式控制信号。(6)M/IO存储器/输入输出控制信号(7)WR写信号(8)ALE地址锁存允许信号(10)INTR可屏蔽的中断请求信号(11)INTA中断响应信号(12)NMI非屏蔽中断请求信号(13)RESET系统复位信号(14)DT/R数据收发控制信号(15)DEN数据允许信号(16)HOLD总线保持请求信号(18)TEST测试信号(19)CLK系统时钟输入信号2.最大模式下的引脚信号（1）QS1和QS0指令队列状态信号（2）2，1和0总线周期状态信号当8086工作在最大模式时，必须连接总线控制器，如Intel8288。8288将利用以上状态信息产生最大模式下的存储器和I/O控制信号。（3）总线封锁信号（4）和总线请求/允许信号学习时序的目的2.5.1指令周期、总线周期和时钟周期一个指令周期由一个或若干个总线周期组成，一个总线周期至少包含4个T状态。2.5.28086的典型总线周期8086CPU的一个基本总线周期由4个时钟周期（T1～T4）组成。时钟周期T也称为T状态，即T1状态、T2状态、T3状态和T4状态。CPU在每个时钟周期（状态）内完成若干基本操作，具体是：T1状态：CPU向20位地址/状态（A19/S6～A16/S3），地址/数据（AD15～AD0）分时复用总线上发送读写存储器或I/O端口的地址。T2状态：CPU从总线上撤消地址，若为读周期，则使低16位地址/数据总线（AD15～AD0）为高阻抗状态，以便CPU有足够的时间从输出地址方式转变为输入数据方式。若为写周期，则向低16位地址/数据总线（AD15～AD0）上送出写数据，准备进行写操作。由于输出地址和输出数据都是写总线过程，CPU不必要改输出为输入方式，因而不需要缓冲时间。T2状态总线的高4位（A19/S6～A16/S3）上输出本总线周期状态信息S6～S3。这些状态信息用来表示中断允许状态、当前正在使用的段寄存器等。T3状态：CPU在总线的高4位（A19/S6～A16/S3）继续输出总线周期状态信号S6～S3。在总线的低16位（AD15～AD0）地址/数据线上继续发送要写的数据，或者从存储器或I/O端口读入数据。TW等待状态：如果被选中的存储器或I/O设备不能及时配合CPU传送数据，则必须通知CPU数据“未准备好”，迫使CPU在T3状态后插入等待状态TW。“未准备好”信号必须在T3前送给CPU。TW状态的总线活动与T3周期的活动相同。当选中的存储器或I/O端口有足够的时间来完成读写操作时，就发出“准备好”（Ready）信号，迫使CPU脱离TW状态并继续工作。如果执行的总线周期是读周期，CPU则在T3或最后一个等待状态结束时读取数据。T1空闲状态：如果在一个总线周期之后，不立即执行下一个总线周期，或者当指令队列是满的，执行部件EU又没有访问总线的要求，这时BIU就处于空闲状态。在空闲状态中，可以包含一个或几个时钟周期。在空闲状态，总线高4位（A19/S6～A16/S3）仍输出与前一总线周期相同的状态信号。如果前一个总线周期是写周期，则CPU在总线低16位（AD15～AD0）上继续驱动数据信息；如果前一个总线周期是读周期，则总线低16位（AD15～AD0）为高阻状态。由上可知，正常情况下，8086CPU的一个基本总线周期由4个时钟周期（T1～T4）组成，但当所连接的存储器或I/O设备不能及时配合CPU进行数据的读写时，还要适当增加一个或几个等待状态。一、8086的读总线周期如果在T3周期结束之前，存储器或外设未准备好数据传送，在T3和T4之间就会插入一个或多个TW等待周期，直到READY变高，转入T4周期，完成读操作。二、8086的写总线周期三、8086进入和退出保持状态的时序四、中断响应周期5.3系统总线1.总线的分类根据所处的位置不同，总线可以分为：(1)片内总线(2)片总线(3)内总线（系统总线）(4)外总线系统总线一般都做成多个插槽的形式，各插槽相同的引脚都连在一起，总线就连到这些引脚上。为了工业化生产和能实现兼容，总线实行了标准化。总线接口引脚的定义、传输速率的设定、驱动能力的限制、信号电平的规定、时序的安排以及信息格式的约定等，都有统一的标准。外总线则使用标准的接口插头，