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第5章处理器总线时序和系统总线5.1处理器总线
5.3处理器时序
5.4系统总线5.1处理器总线5.1.1微处理器的引脚功能5.1处理器总线5.1.1微处理器的引脚功能最小组态最大组态2.8086CPU的引线
8086微处理器的引线如图。
8086最小组态的24-31引脚8086CPU的引线
地址锁存允许信号，高电平有效
⑦HOLD（输入）/HLDA（输出）
不同指令其指令周期不等长，最短执行时间是两个时钟周期。
(2)输入输出端口的读或写总线周期；
总线请求/总线响应信号
控制总线是传送控制信号的总线。
(2)片总线把各种不同芯片连接在一起构成特定功能模块(如CPU模块)的信息传输通路。
地址线20位，数据线16位，数据线与低16位地址线公用，从时间上加以区分（地址锁存器）。
增加数据总线驱动能力（使用8286/8287芯片时）
微型计算机系统大都采用总线结构。
计算机的工作是在时钟脉冲CLK的统一控制下，一个节拍一个节拍地实现的。
地址总线均为单向，即信号只有一个传送方向。
从总体上看，它是一个同步系统，仍用系统时钟来定时。
WAIT指令检测此信号，为高则处理器进入空转。
(2)I/O读和I/O写周期8086最大组态的24-31引脚8086最大组态的24-31引脚2.8086CPU的引线
AD15～AD0(输入/输出，三态)
A19/S6、A18/S5、A17/S4、A16/S3(输出，三态)
地址线20位，数据线16位，数据线与低16位地址线公用，从时间上加以区分（地址锁存器）。
RD(输出，三态)
读选通信号，低电平有效。当其有效时，表示正在进行存储器读或I／O读。在DMA方式时，此线浮空。
READY(输入)
准备就绪信号，这是从所寻址的存储器或I／O设备来的响应信号，高电平有效。INTR(输入)
可屏蔽中断请求信号，这是一个电平触发输入信号，高电平有效。
TEST(输入)
WAIT指令检测此信号，为高则处理器进入空转。
NMI(输入)
非屏蔽中断输入信号，当前指令结束以后引起中断。
RESET(输入)
复位输入信号，保持有效(高电平)至少4个时钟周期完成内部的复位过程。是IBMAT机推出时使用的总线，逐步演变为一个事实上的工业标准，得到广泛的使用。
与IO/M和DT/R一起反映当前总线周期的状态（表5-1）
总线请求/总线响应信号
随着CPU的迅速发展，主振频率不断提高，数据总线的宽度也由8位到16位、32位甚至64位，总线也随之不断发展。
复位输入信号，保持有效(高电平)至少4个时钟周期完成内部的复位过程。
在响应中断时，CPU执行两个连续的中断响应周期。
⑤DT/R（输出、三态）
总线按功能和规范可分为三大类型：
地址总线均为单向，即信号只有一个传送方向。
(2)片总线把各种不同芯片连接在一起构成特定功能模块(如CPU模块)的信息传输通路。
早期的8086的时钟频率为8MHz，故时钟周期或者一个T状态为125ns。
(4)时间特性：定义了每根线在什么时间有效，也就是每根线的时序。
提供一种状态，允许外部追踪8086CPU内部指令队列（表5-3）8086CPU引线5.3处理器时序5.3.18086处理器时序一个基本的指令周期时序图 问题？
早期的8086的时钟频率为8MHz，故时钟周期或者一个T状态为？？？ns。
问题？
早期的8086的时钟频率为8MHz，故时钟周期或者一个T状态为125ns。
现在Pentuim处理器频率高达2.5GHZ~3GHZ

基本的总线周期：
(1)存储器读或写总线周期；
(2)输入输出端口的读或写总线周期；
(3)中断响应周期。存储器读周期具有TW状态的存储器读周期 (1)存储器读周期和存储器写周期
存储器读写周期由4个时钟周期组成，即使用T1、T2、T3和T4四个状态。
(2)I/O读和I/O写周期
与存储器读写周期时序是类似的。但通常I/O接口电路的工作速度较慢，往往要插入等待状态。 (3)空转周期
若CPU不执行机器周期，即不进行存储器或I/O操作，则总线接口执行空转周期(一系列的T1状态）。在这些空转周期，CPU进行内部操作。
(4)中断响应周期
当外部中断源通过INTR或NMI引线向CPU发出中断请求信号时，CPU在当前指令执行完以后，响应中断。在响应中断时，CPU执行两个连续的中断响应周期。
中断响应时序 (5)系统复位
8086的RESET引线，可以用来启动或再启动系统。
(6)CPU进入和退出保持状态的时序
当系统中有别的总线主设备请求总线时，通过HOLD/HLDA信号，CPU让出总线。
CPU进入和退出的保持状态时序5.4系统总线5.4.1概述总线按功能和规范可分为三大类型：
例如CPU模块和存储器模块或