沟槽栅MOSFET器件的制造方法.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN113964038A(43)申请公布日2022.01.21(21)申请号202111121658.4(22)申请日2021.09.24(71)申请人杭州芯迈半导体技术有限公司地址310051浙江省杭州市滨江区西兴街道联慧街6号(72)发明人孙鹤(74)专利代理机构北京成创同维知识产权代理有限公司11449代理人蔡纯张靖琳(51)Int.Cl.H01L21/336(2006.01)H01L21/266(2006.01)H01L29/78(2006.01)权利要求书1页说明书5页附图8页(54)发明名称沟槽栅MOSFET器件的制造方法(57)摘要公开了一种沟槽栅MOSFET器件的制造方法，包括：在衬底上形成外延层，衬底包括第一区域和第二区域；在外延层中形成沟槽；在第一区域的沟槽底部和外延层表面中形成第一阱区和体区；在外延层的表面和沟槽中形成第一绝缘层，第一绝缘层围绕沟槽形成空腔；在空腔中形成多晶硅层，去除多晶硅层的一部分暴露空腔的上部；对第一绝缘层回蚀刻，暴露沟槽上部；在沟槽上部侧壁表面和第一绝缘层与多晶硅层的上表面形成栅氧化层；在凹槽中形成栅极导体；在体区中形成源区。本申请的沟槽栅MOSFET器件的制造方法中，在第一区域的沟槽底部形成第一阱区的同时在第二区域的外延层中形成体区，减少了一次掩膜的使用及一次离子注入，从而简化了工艺流程，降低了成本。CN113964038ACN113964038A权利要求书1/1页1.一种沟槽栅MOSFET器件的制造方法，其特征在于，包括：在第一掺杂类型的衬底的第一表面上形成第一掺杂类型的外延层，所述衬底包括第一区域和第二区域；在所述外延层中蚀刻形成多个沟槽；在第一区域的沟槽底部和第二区域的外延层表面中离子注入形成第二掺杂类型的第一阱区和第二阱区，所述第二阱区为体区，所述第二掺杂类型与所述第一掺杂类型相反；在所述外延层的表面和所述沟槽中形成第一绝缘层，所述第一绝缘层围绕所述沟槽形成空腔；在所述空腔中形成多晶硅层，并对所述多晶硅层进行回蚀刻，去除第二区域所述多晶硅层的一部分以暴露出所述空腔的上部；对所述第一绝缘层进行回蚀刻，以暴露第二区域所述沟槽的上部；在第二区域所述沟槽上部侧壁表面和所述第一绝缘层与多晶硅层的上部表面形成栅氧化层，所述栅氧化层围成凹槽；在第二区域所述凹槽中形成栅极导体；以及在所述体区中形成第一掺杂类型的源区。2.根据权利要求1所述的制造方法，其特征在于，在第一区域的沟槽底部和第二区域的外延层表面中离子注入形成第二掺杂类型的第一阱区和第二阱区的步骤包括：采用图案化的掩膜遮挡所述第一区域的所述外延层的表面和所述第二区域的所述沟槽的开口；对所述外延层的第一表面进行离子注入，所述第一区域中，注入的离子在所述沟槽的底部第一阱区；第二区域中，注入的离子在所述外延层的表面中形成第二阱区。3.根据权利要求1所述的制造方法，其特征在于，对所述多晶硅层进行回蚀刻，去除第二区域所述多晶硅层的一部分以暴露出所述空腔的上部和对所述第一绝缘层进行回蚀刻的步骤之间，还包括：在所述空腔的上部和所述第一绝缘层的表面形成第二绝缘层，所述第二绝缘层填充所述第二区域中所述空腔的上部。4.根据权利要求1所述的制造方法，其特征在于，在所述体区中形成第一掺杂类型的源区的步骤之后，还包括：在所述外延层的第一表面上形成介质层；形成贯穿所述介质层，分别到达第一区域的所述多晶硅层、第二区域的所述栅极导体和所述源区的通孔；经由所述通孔在所述通孔暴露的所述源区中形成第二掺杂类型的接触区；在所述介质层的第一表面上形成金属层，所述金属层填充所述通孔，分别与第一区域的所述多晶硅层、第二区域的所述栅极导体和所述源区接触。5.根据权利要求1所述的制造方法，其特征在于，所述第一掺杂类型为N型，所述第二掺杂类型为P型。2CN113964038A说明书1/5页沟槽栅MOSFET器件的制造方法技术领域[0001]本发明涉及半导体器件技术领域，特别涉及一种沟槽栅MOSFET器件的制造方法。背景技术[0002]功率半导体器件亦称为电力电子器件，包括功率二极管、晶闸管、VDMOS(垂直双扩散金属氧化物半导体)场效应晶体管、LDMOS(横向扩散金属氧化物半导体)场效应晶体管以及IGBT(绝缘栅双极型晶体管)等。VDMOS场效应晶体管包括在半导体衬底的相对表面上形成的源区和漏区，在导通状态下，电流主要沿着半导体衬底的纵向流动。[0003]在VDMOS场效应晶体管的基础上，进一步发展了沟槽型MOSFET。沟槽栅MOSFET器件电压范围从30V‑150V，其中150V高压SGT器件包括器件元胞区域，为了实现器件电压要求还要设计终端结构，常规工艺终端结构中通过单独的掩膜及注入工艺制作终端结构，期望进