栅极驱动电路.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN106991948A(43)申请公布日2017.07.28(21)申请号201611160364.1(22)申请日2016.12.15(30)优先权数据10-2015-01792812015.12.15KR(71)申请人乐金显示有限公司地址韩国首尔(72)发明人金昺逸崔硕桓(74)专利代理机构北京集佳知识产权代理有限公司11227代理人康建峰杨铁成(51)Int.Cl.G09G3/20(2006.01)G09G3/36(2006.01)G09G3/3266(2016.01)权利要求书2页说明书11页附图7页(54)发明名称栅极驱动电路(57)摘要提供了一种栅极驱动电路。根据实施方式的栅极驱动电路包括包含多个级的移位寄存器。多个级中的第n级包括锁存器控制电路，该锁存器控制电路包括连接至QB节点的第一NMOS晶体管、连接至Q节点的第二NMOS晶体管以及具有输入有第一时钟的栅电极并且连接至第一NMOS晶体管和第二NMOS晶体管的第三NMOS晶体管，其中n是正整数。锁存器连接在Q节点与QB节点之间。传输门连接至Q节点和QB节点。在栅极驱动电路中，前一级和后一级的输出信号被控制为与第一时钟同步以抑制毛刺。CN106991948ACN106991948A权利要求书1/2页1.一种栅极驱动电路，包括：移位寄存器，其包括多个级，其中所述多个级中的第n级包括：锁存器控制电路，其包括连接至QB节点的第一NMOS晶体管、连接至Q节点的第二NMOS晶体管、以及第三NMOS晶体管，第一时钟被输入至所述第三NMOS晶体管的栅电极，并且所述第三NMOS晶体管连接至所述第一NMOS晶体管和所述第二NMOS晶体管；锁存器，其连接在所述Q节点与所述QB节点之间；以及缓冲器，其包括传输门，所述传输门连接至所述Q节点和所述QB节点，并且第二时钟被输入至所述传输门的源电极，并且其中n是正整数。2.根据权利要求1所述的栅极驱动电路，其中，在所述锁存器控制电路中，所述第一NMOS晶体管包括被输入第一进位信号的栅电极和连接至所述QB节点的漏电极，并且所述第二NMOS晶体管包括被输入第二进位信号的栅电极和连接至所述Q节点的漏电极。3.根据权利要求1所述的栅极驱动电路，其中，所述第三NMOS晶体管包括：源电极，其连接至低压电力线，以及漏电极，其连接至所述第一NMOS晶体管的源电极和所述第二NMOS晶体管的源电极。4.根据权利要求1所述的栅极驱动电路，其中，所述锁存器包括在闭环反馈电路中彼此连接的第一反相器和第二反相器，其中，所述第一反相器包括：第四NMOS晶体管，其具有连接至所述Q节点的栅电极、连接至所述QB节点的漏电极、以及连接至低压电力线的源电极；以及第一PMOS晶体管，其具有连接至所述Q节点的栅电极、连接至所述QB节点的漏电极、以及连接至高压电力线的源电极，并且其中，所述第二反相器包括：第五NMOS晶体管，其具有连接至所述QB节点的栅电极、连接至所述Q节点的漏电极、以及连接至所述低压电力线的源电极；以及第二PMOS晶体管，其具有连接至所述QB节点的栅电极、连接至所述Q节点的漏电极、以及连接至所述高压电力线的源电极。5.根据权利要求1所述的栅极驱动电路，其中，所述缓冲器包括：下拉晶体管，其具有：连接至所述QB节点的栅电极；连接至低压电力线的漏电极；以及源电极，其连接至所述传输门的漏电极。6.根据权利要求5所述的栅极驱动电路，其中所述传输门包括：第六NMOS晶体管，所述Q节点的信号被输入至所述第六NMOS晶体管的栅电极，并且所述第六NMOS晶体管的漏电极连接至所述下拉晶体管的所述漏电极以及输出节点；以及第三PMOS晶体管，所述QB节点的信号被输入至所述第三PMOS晶体管的栅电极，并且所述第三PMOS晶体管的漏电极连接至所述下拉晶体管的所述漏电极以及所述输出节点。7.一种栅极驱动电路，包括：2CN106991948A权利要求书2/2页移位寄存器，其被配置为多个级，其中，所述多个级中的第n级包括：锁存器控制电路，其被配置成基于第一时钟、从第n-1级接收的第一进位信号和从第n+1级接收的第二进位信号，当所述第一时钟和所述第一进位信号具有高电压时控制QB节点具有低电压，以及当所述第一时钟和所述第二进位信号具有高电压时控制Q节点具有低电压；连接在所述Q节点与所述QB节点之间的锁存器；以及缓冲器，其被配置成当所述Q节点具有高电压时升高要与第二时钟同步的输出电压，以及当所述QB节点具有高电压时降低所述输出电压，并且其中，n是正整数。8.根据权利要求7所述的栅极驱动电路，其中所述锁存器控制电路被配置成接收所述第一时钟，并且抑制由所述第一进位信号中的噪声信号和所述第二进位信号中的噪声信号中的至少之一产生的输出电压的噪