半导体集成电感的制作方法及结构.pdf

(19)中华人民共和国国家知识产权局*CN102456612A*(12)发明专利申请(10)申请公布号CN102456612A(43)申请公布日2012.05.16(21)申请号201010520897.2(22)申请日2010.10.27(71)申请人上海华虹NEC电子有限公司地址201206上海市浦东新区川桥路1188号(72)发明人彭虎(74)专利代理机构上海浦一知识产权代理有限公司31211代理人丁纪铁(51)Int.Cl.H01L21/768(2006.01)H01L21/02(2006.01)H01L23/522(2006.01)权利要求书权利要求书1页1页说明书说明书33页页附图附图11页(54)发明名称半导体集成电感的制作方法及结构(57)摘要本发明公开了一种半导体集成电感的制作方法，依次包括如下步骤：在硅衬底上刻蚀出多个沟槽；对沟槽之间的硅进行热氧化，使得生成的二氧化硅将所述沟槽填充；对硅片上表面进行化学机械抛光和刻蚀，保留原沟槽区域的二氧化硅；在原沟槽区域上制作半导体集成电感。本发明还公开了一种半导体集成电感的结构，包括硅衬底，所述硅衬底中由上表面向下有一个二氧化硅区域，所述二氧化硅区域上方设置所述半导体集成电感的线圈。本发明通过在衬底上制作一定宽度和间隔的深沟槽，然后对沟槽进行氧化和填充，增大电感线圈与衬底之间的间距，减少电感衬底能量损耗，提高电感品质因数。CN102456ACN102456612A权利要求书1/1页1.一种半导体集成电感的制作方法，其特征在于，依次包括如下步骤：第一步，在硅衬底上刻蚀出多个沟槽；第二步，对沟槽之间的硅进行热氧化，使得生成的二氧化硅将所述沟槽填充；第三步，对硅片上表面进行化学机械抛光和刻蚀，保留原沟槽区域的二氧化硅；第四步，在原沟槽区域上制作半导体集成电感。2.根据权利要求1所述的半导体集成电感的制作方法，其特征在于，所述第二步中，在所生成的二氧化硅之中留有密闭的空洞。3.根据权利要求1所述的半导体集成电感的制作方法，其特征在于，所述第二步中，热氧化二氧化硅的厚度为沟槽间隔的1~1.6倍。4.根据权利要求1所述的半导体集成电感的制作方法，其特征在于，在第二步与第三步之间，还包括在硅片上淀积一层二氧化硅层的步骤。5.根据权利要求1所述的半导体集成电感的制作方法，其特征在于，所述第三步中，对硅片上表面进行化学机械抛光和刻蚀，仅保留原沟槽区域的二氧化硅，将其它区域的二氧化硅去除，第四步中，先在硅片表面淀积一层二氧化硅介质层，然后在该淀积的二氧化硅介质层上面制作半导体集成电感的线圈。6.根据权利要求1所述的半导体集成电感的制作方法，其特征在于，所述沟槽宽度为0.5～2um，沟槽间隔为0.5～2um，沟槽深度为1～50um。7.根据权利要求6所述的半导体集成电感的制作方法，其特征在于，所述沟槽深度为5～15um。8.一种由权利要求1～7中任意一项所述的半导体集成电感的制作方法所制作得到的半导体集成电感的结构，其特征在于，包括硅衬底，所述硅衬底中由上表面向下有一个二氧化硅区域，所述二氧化硅区域上方设置所述半导体集成电感的线圈。9.根据权利要求8所述的半导体集成电感的结构，其特征在于，所述二氧化硅区域中有密闭的空洞。10.根据权利要求8所述的半导体集成电感的结构，其特征在于，所述电感线圈与硅衬底之间还有一个二氧化硅介质层。11.根据权利要求8所述的半导体集成电感的结构，其特征在于，所述二氧化硅区域的厚度为1～50um。12.根据权利要求11所述的半导体集成电感的结构，其特征在于，所述二氧化硅区域的厚度为5～15um。2CN102456612A说明书1/3页半导体集成电感的制作方法及结构技术领域[0001]本发明涉及一种半导体器件的制作方法，尤其是一种半导体集成电感的制作方法。本发明还涉及一种半导体集成电感的结构。背景技术[0002]在射频电路中，电感作为关键元件不可或缺，它广泛应用于低噪声放大器、混频器、压控振荡器以及功率放大器中。随着半导体工艺的飞速发展，以及低成本、小体积、高集成度的系统需求越来越大，原来的芯片外元件如电感逐渐被集成到芯片中。如何在集成电路内制作高质量的集成电感已经成为射频半导体工艺中研究的热点内容。[0003]现有的集成电感一般包括：衬底、电感线圈以及位于衬底和电感线圈之间的用来隔离电感线圈和衬底的绝缘隔离层。衬底最好是选择高阻抗的或几乎无能量损耗的绝缘衬底，但是由于此类衬底成本太高，一般还是使用低阻抗的硅衬底以降低芯片成本。绝缘隔离层一般为二氧化硅材料。电感线圈利用一个金属导线以螺旋环绕的方式形成平面螺旋结构，与绝缘衬底平行。电流从电感线圈一端流入，从另一端流出。[0004]评价电感的一个重要指标是品质因子Q，其定义为电感在一个周期内存储的能量和损耗的能量的比值，