硬掩膜层结构及低K介质层刻蚀方法.pdf

(19)中华人民共和国国家知识产权局*CN103377884A*(12)发明专利申请(10)申请公布号(10)申请公布号CNCN103377884103377884A(43)申请公布日2013.10.30(21)申请号201210121121.2(22)申请日2012.04.23(71)申请人中芯国际集成电路制造（上海）有限公司地址201203上海市浦东新区张江路18号(72)发明人符雅丽张海洋(74)专利代理机构上海思微知识产权代理事务所(普通合伙)31237代理人屈蘅李时云(51)Int.Cl.H01L21/027(2006.01)H01L21/768(2006.01)权权利要求书1页利要求书1页说明书4页说明书4页附图4页附图4页(54)发明名称硬掩膜层结构及低K介质层刻蚀方法(57)摘要本发明提供一种硬掩膜层结构及低K介质层刻蚀方法，通过使用氮化亚铜(Cu3N)硬掩膜层，避免现有低K介质刻蚀技术中无机TixFy残留物的形成，且氮化亚铜(Cu3N)硬掩膜层易于移除，从而抑制了后续铜电镀工艺中的孔洞缺陷的形成，改善了器件电迁移和和可靠性，提高了产品良率；进一步的，通过刻蚀后的氮气处理工艺在低K介质层的刻蚀内壁上形成阻挡层，缓和了低K介质层和氮化亚铜(Cu3N)硬掩膜层的湿法腐蚀选择比差异，避免低K介质层在湿法腐蚀移除氮化亚铜(Cu3N)硬掩膜层时受损，有效增大低K介质层的刻蚀后的工艺窗口。CN103377884ACN103784ACN103377884A权利要求书1/1页1.一种硬掩膜层结构，包括金属硬掩膜层，其特征在于，所述金属硬掩膜层为氮化亚铜。2.如权利要求1所述的硬掩膜层结构，其特征在于，所述硬掩膜层结构还包括：在所述金属硬掩膜层之前形成的TEOS硬掩膜层。3.如权利要求2所述的硬掩膜层结构，其特征在于，所述TEOS硬掩膜层的厚度为4.一种低K介质层刻蚀方法，其特征在于，包括：提供一形成有低K介质层的半导体衬底；在所述低K介质层上形成TEOS硬掩膜层；在所述TEOS硬掩膜层上形成氮化亚铜硬掩膜层；以所述氮化亚铜硬掩膜层和TEOS硬掩膜层为硬掩膜，干法刻蚀所述低K介质层。5.如权利要求4所述的低K介质层刻蚀方法，其特征在于，所述TEOS硬掩膜层的厚度为6.如权利要求4所述的低K介质层刻蚀方法，其特征在于，采用铜靶材、氩气和氮气进行射频磁控溅射以形成所述氮化亚铜硬掩膜层。7.如权利要求4所述的低K介质层的刻蚀方法，其特征在于，还包括：在所述干法刻蚀后，采用氮气处理所述低K介质层，以在所述低K介质层暴露的表面上形成一层阻挡层；通过湿法腐蚀去除所述氮化亚铜硬掩膜层。8.如权利要求7所述的低K介质层刻蚀方法，其特征在于，所述氮气处理的工艺参数包括：压力为10～100mTorr；射频功率为100～500W；射频频率为2～60MHz；气体流量为100～500sccm；处理时间为10～300secs。9.如权利要求7所述的低K介质层刻蚀方法，其特征在于，采用盐酸溶液对所述氮化亚铜硬掩膜层进行湿法腐蚀。10.如权利要求9所述的低K介质层刻蚀方法，其特征在于，所述盐酸溶液的浓度为10～100g/L；湿法腐蚀时间为5～50secs。2CN103377884A说明书1/4页硬掩膜层结构及低K介质层刻蚀方法技术领域[0001]本发明涉及半导体制造领域，尤其涉及一种硬掩膜层结构及低K介质层刻蚀方法。背景技术[0002]目前在集成电路金属互连线制造中，低K介电材料被广泛用于替代SiO2以缩短RC延时。由于K值的降低，低K介电薄膜对物理和化学损伤更加敏感。刻蚀工艺导致的损伤被证明是集成电路结构中k值局部增加和/或可靠性降低的一个原因，这会消弱采用低K介电材料的优势。而金属硬掩膜具有完全不同的化学性质，可以替代传统的SiO2和SiC无机硬掩膜层，在选择性和各向异性刻蚀方面有更好的性能，阻止图形化过程中等离子体损伤的发生，能够提供优异的CD性能和形貌控制，同时保留低K电介质材料的K值，以提高芯片的速度和成品率。[0003]TiN以其低电阻率、低扩散系数以及高硬度等优点，被广泛应用于金属硬掩膜大马士革双镶嵌工艺(即低K双镶嵌铜互连工艺)中。图1所示为一种典型的低K双镶嵌铜互连工艺器件结构剖视图，通常采用等离子体干法蚀刻工艺，以TiN层102作为金属硬掩膜，蚀刻低K介质层101，形成竖直侧壁的沟槽103和通孔104。TiN层102继续作为保护层防止水和活动离子在随后的工艺步骤(特别是湿法清洗和铜电镀工艺)过程中扩散入低K介质层101内。[0004]然而，上述的TiN金属硬掩膜等离子体蚀刻工艺往往会产生很多残留物，包括CuxOy、侧壁大分子聚合物和无机TixFy等残留物，无机TixFy残留物105会随着时间而生长，变得致密，使后续的沟槽和通孔的铜电镀工艺中