半导体制作工艺.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号(10)申请公布号CN104377135A(43)申请公布日(43)申请公布日2015.02.25(21)申请号201310355946.5(22)申请日2013.08.15(71)申请人联华电子股份有限公司地址中国台湾新竹科学工业园区(72)发明人童宇诚廖晋毅(74)专利代理机构北京市柳沈律师事务所11105代理人陈小雯(51)Int.Cl.H01L21/336(2006.01)H01L21/8238(2006.01)权利要求书2页说明书7页附图11页(54)发明名称半导体制作工艺(57)摘要本发明公开一种半导体制作工艺，其包含下述步骤：形成一第一栅极以及一第二栅极于一基底上。形成一第一应力层，覆盖第一栅极以及第二栅极。蚀刻覆盖第一栅极的第一应力层以形成一第一间隙壁于第一栅极侧边的基底上，但保留覆盖第二栅极的第一应力层。形成一第一外延层于第一间隙壁侧边。完全移除第一应力层以及第一间隙壁。形成一第二应力层，覆盖第一栅极以及第二栅极。蚀刻覆盖第二栅极的第二应力层，以形成一第二间隙壁于第二栅极侧边的基底上，但保留覆盖第一栅极的第二应力层。形成一第二外延层于第二间隙壁侧边。完全移除第二应力层以及第二间隙壁。CN104377135ACN104377135A权利要求书1/2页1.一种半导体制作工艺，包含有：形成一第一栅极以及一第二栅极于一基底上；形成一第一应力层，覆盖该第一栅极以及该第二栅极；蚀刻覆盖该第一栅极的该第一应力层以形成一第一间隙壁于该第一栅极侧边的该基底上，但保留覆盖该第二栅极的该第一应力层；形成一第一外延层于该第一间隙壁侧边的该基底中；完全移除该第一应力层以及该第一间隙壁；形成一第二应力层，覆盖该第一栅极以及该第二栅极；蚀刻覆盖该第二栅极的该第二应力层，以形成一第二间隙壁于该第二栅极侧边的该基底上，但保留覆盖该第一栅极的该第二应力层；形成一第二外延层于该第二间隙壁侧边的该基底中；以及完全移除该第二应力层以及该第二间隙壁。2.如权利要求1所述的半导体制作工艺，在形成该第一应力层之后，还包含：进行一局部加强应力制作工艺。3.如权利要求2所述的半导体制作工艺，其中该局部加强应力制作工艺包含一紫外光照制作工艺。4.如权利要求2所述的半导体制作工艺，在形成该些间隙壁之后，还包含：形成二轻掺杂源/漏极分别于该些间隙壁侧边的该基底中。5.如权利要求2所述的半导体制作工艺，在完全移除该第一应力层以及该第一间隙壁之后，还包含：形成二轻掺杂源/漏极分别于该些间隙壁侧边的该基底中。6.如权利要求2所述的半导体制作工艺，在完全移除该第二应力层以及该第二间隙壁之后，还包含：形成二轻掺杂源/漏极分别于该些间隙壁侧边的该基底中。7.如权利要求1所述的半导体制作工艺，其中该第一栅极为一PMOS晶体管的一栅极，而该第二栅极为一NMOS晶体管的一栅极。8.如权利要求7所述的半导体制作工艺，其中该第一外延层包含一硅锗外延层。9.如权利要求7所述的半导体制作工艺，其中该第二外延层包含一硅磷外延层。10.如权利要求7所述的半导体制作工艺，其中该第一应力层包含一压缩应力层。11.如权利要求7所述的半导体制作工艺，其中该第二应力层包含一拉伸应力层。12.如权利要求1所述的半导体制作工艺，在蚀刻覆盖该第一栅极的该第一应力层之前，还包含：形成一材料覆盖覆盖该第二栅极的该第一应力层，以在蚀刻时保留覆盖该第二栅极的该第一应力层。13.如权利要求1所述的半导体制作工艺，在蚀刻覆盖该第二栅极的该第二应力层之前，还包含：形成一材料覆盖覆盖该第一栅极的该第二应力层，以在蚀刻时保留覆盖该第一栅极的该第二应力层。14.如权利要求1所述的半导体制作工艺，其中形成该第一外延层的步骤，包含：2CN104377135A权利要求书2/2页形成一凹槽于该第一间隙壁侧边的该基底中；以及形成该第一外延层于该凹槽中。15.如权利要求1所述的半导体制作工艺，其中形成该第二外延层的步骤，包含：形成一凹槽于该第二间隙壁侧边的该基底中；以及形成该第二外延层于该凹槽中。16.如权利要求1所述的半导体制作工艺，在完全移除该第二应力层以及该第二间隙壁之后，还包含：分别形成一盖层于该第一外延层以及该第二外延层上。17.如权利要求1所述的半导体制作工艺，在完全移除该第二应力层以及该第二间隙壁之后，还包含：形成二主间隙壁分别于该第一栅极以及该第二栅极侧边的该基底上。18.如权利要求17所述的半导体制作工艺，形成该些主间隙壁的步骤，包含：形成一主间隙壁材料，覆盖该第一栅极以及该第二栅极；以及蚀刻该主间隙壁材料，以形成该些主间隙壁。19.如权利要求17所述的半导体制作工艺，其中该些主间隙壁包含双层间隙壁。20.如权利要求17所述的半导体制作工艺，在形成该些