用于多核芯片的集成电路布局配线.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN105742280A(43)申请公布日2016.07.06(21)申请号201510762682.4(22)申请日2015.11.10(30)优先权数据62/099,0942014.12.31US14/871,5842015.09.30US(71)申请人意法半导体公司地址美国得克萨斯州(72)发明人C·比什特H·斯克里夫纳三世(74)专利代理机构北京市金杜律师事务所11256代理人王茂华张宁(51)Int.Cl.H01L27/02(2006.01)权利要求书3页说明书12页附图11页(54)发明名称用于多核芯片的集成电路布局配线(57)摘要一种集成电路片上系统(SOC)包括半导体衬底、由形成于该衬底中的多个晶体管构成的多个部件以及在这些部件之间提供电连接的多条互连线路。无沟道设计的使用消除了在芯片的顶部表面上的互连沟道。反而，互连线路在顶部金属化层内互相抵靠，从而保留了5-10％的芯片资产。通常沿着在部件之间的互连沟道定位的时钟缓冲器反而位于衬底的包含这些部件的区域内。无沟道集成电路的设计规则准许馈通互连并排除多扇出互连。CN105742280ACN105742280A权利要求书1/3页1.一种集成半导体电路裸片，包括：半导体衬底；多个逻辑单元，所述多个逻辑单元具有形成于所述半导体衬底内的多个晶体管，所述多个逻辑单元中的每个逻辑单元都占用所述半导体衬底上的选定区域；多条互连线路，所述多条互连线路将所述多个逻辑单元中的第一逻辑单元电连接至第二逻辑单元；缓冲器电路，所述缓冲器电路电连接至所述多条互连线路中的从所述第一逻辑单元延伸至所述第二逻辑单元的第一互连线路，所述缓冲器电路将正从所述第一逻辑单元被传输至所述第二逻辑单元的具有数据值的低功率信号作为输入并且输出具有相同的数据值但是具有高于所述输入信号的功率的高功率信号，所述缓冲器电路位于与所述多个逻辑单元中的第三逻辑单元相同的区域内但不是所述第三逻辑单元的工作部分；以及从所述第一互连线路延伸至所述缓冲器电路的多个导电过孔和触点。2.如权利要求1所述的集成半导体电路裸片，其中，所述第一逻辑单元是微处理器并且所述第二逻辑单元是用于所述微处理器的支持部件。3.如权利要求1所述的集成半导体电路裸片，其中，至少存在两个不同的逻辑单元，多个第一逻辑单元位于所述裸片上在所述第一逻辑单元与所述第二逻辑单元之间。4.一种器件，包括：半导体衬底；多个集成电路部件，所述多个集成电路部件具有形成于所述半导体衬底内的多个晶体管，所述部件中的每一个部件都占用所述半导体衬底的表面上的总芯片面积的选定区域；多条互连线路，所述多条互连线路提供所述多个集成电路部件之间的连接，所述互连线路基本上被包含在对应的集成电路部件的一个或多个顶部金属化层内并且相互抵靠，从而使得没有将所述总芯片表面积的实质部分专用于所述互连线路；以及将所述集成电路部件耦接至所述互连线路的多个互连过孔和触点。5.如权利要求4所述的器件，其中，所述器件是片上系统。6.如权利要求4所述的器件，其中，所述集成电路部件包括以下各项中的一项或多项：微处理器、图形处理器、数字信号处理器、存储器阵列、总线桥或外围逻辑块。7.如权利要求4所述的器件，进一步包括被耦接至所述互连线路的多个缓冲器电路，每个缓冲器电路将从第一集成电路部件传输至第二集成电路部件的具有数据值的低强度信号作为输入，所述缓冲器电路输出具有基本上相同的数据值的高强度信号，所述缓冲器电路位于所述选定区域中的一个选定区域内。8.如权利要求4所述的器件，进一步包括被耦接至所述互连线路的多个时钟缓冲器电路，每个时钟缓冲器电路将具有输入电压电平的数字时钟信号作为输入并且输出具有基本上等于所述输入电压电平的输出电压电平的延迟时钟信号，所述时钟缓冲器电路位于所述选定区域中的一个选定区域内。9.一种系统，包括：微处理器；以及被通信地耦接至所述微处理器的非瞬态计算机可读存储器，所述存储器具有存储于其上的多条指令，所述指令使所述微处理器：2CN105742280A权利要求书2/3页根据分割规则集将集成电路芯片分割为多个设计单元分区；并且根据互连设计规则集对被布置在多个分区之间的沟道化互连层进行重新配置以形成包含在所述分区内的完全抵靠的互连层。10.一种计算机实现的方法，包括：基于处理器的自动化系统根据预定义的分割规则集来将集成电路芯片分割为多个设计单元分区；以及所述基于处理器的自动化系统对被布置在多个分区之间的沟道化互连层进行重新配置以形成包含在所述分区内的完全抵靠的互连层。11.如权利要求10所述的方法，其中，所述重新配置包括：所述基于处理器的自动化系统对所述集成电路芯片的通过相邻分区的多条沟道化互连线路进行重新布线；以及所述基于处理器的