用于制造SeOI集成电路芯片的方法.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115380380A(43)申请公布日2022.11.22(21)申请号202180025860.9(74)专利代理机构北京三友知识产权代理有限(22)申请日2021.03.29公司11127专利代理师师玮徐敏刚(30)优先权数据FR20034492020.04.07FR(51)Int.Cl.H01L27/12(2006.01)(85)PCT国际申请进入国家阶段日H01L29/66(2006.01)2022.09.29H01L29/786(2006.01)(86)PCT国际申请的申请数据H01L21/84(2006.01)PCT/EP2021/0581632021.03.29(87)PCT国际申请的公布数据WO2021/204580EN2021.10.14(71)申请人索泰克公司地址法国伯尔宁(72)发明人T·黄宝比什-因·阮克里斯托夫·马勒维尔权利要求书2页说明书7页附图6页(54)发明名称用于制造SeOI集成电路芯片的方法(57)摘要本发明涉及用于制造绝缘体上半导体(SeOI)集成电路芯片的方法，包括以下步骤：a)提供具有夹在支撑衬底和含半导体的顶层之间的掩埋绝缘层的绝缘体上半导体结构，顶层在整个SeOI结构中具有第一厚度，b)构建多个场效应晶体管(FET)，其中各场效应晶体管与其它管隔离并且包括：‑在顶层的沟道区上方的预备栅，来自第一组的FET具有第一预备栅长度并且来自第二组的FET具有小于第一预备栅长度的第二预备栅长度，‑通过在顶层中注入n型或p型掺杂剂形成的并向下延伸到掩埋绝缘层的源区域和漏区域，‑分别在源区域和漏区域上的源电极和漏电极，c)去除至少来自第二组的FET的预备栅，留下对FET的沟道区的通路，d)对来自第二组的FET的沟道区中的顶层减薄以达到第二厚度，其中第一组的FET的沟道区中的顶层具有第一厚度，e)在去除了预备栅的FET的沟道区上同时形成可工作CN115380380A栅。CN115380380A权利要求书1/2页1.一种用于制造绝缘体上半导体集成电路芯片的方法，所述方法包括以下步骤：a)提供具有掩埋绝缘层(2)的绝缘体上半导体结构(100)，所述掩埋绝缘层(2)夹在支撑衬底(1)和含半导体的顶层(3)之间，所述含半导体的顶层(3)在整个绝缘体上半导体结构(100)中具有包括在20nm至80nm之间的第一厚度，b)构建多个场效应晶体管(110、120)，其中，各场效应晶体管与其它场效应晶体管隔离并包括：‑在所述含半导体的顶层(3)的沟道区(30)上方的预备栅(31、32)，来自第一组的场效应晶体管(110、120)具有第一预备栅长度，并且来自第二组的场效应晶体管(120)具有小于第一预备栅长度的第二预备栅长度，‑源区域(40)和漏区域(50)，其通过在所述含半导体的顶层(3)中注入n型或p型掺杂剂形成，并向下延伸到所述掩埋绝缘层(2)，‑分别在所述源区域(40)和所述漏区域(50)上的源电极(41、42)和漏电极(51、52)，c)去除至少来自所述第二组的场效应晶体管(120)的预备栅(32)，留下对所述场效应晶体管(120)的沟道区(30)的通路，d)对来自所述第二组的场效应晶体管(120)的所述沟道区中的所述含半导体的顶层(3)进行减薄，以达到包括在4nm至20nm之间的第二厚度，其中，来自所述第一组的场效应晶体管(110)的所述沟道区(30)中的所述含半导体的顶层(3)具有所述第一厚度，e)在去除了所述预备栅(32)的所述场效应晶体管(120)的所述沟道区(30')上同时形成可工作栅(72)，其中，所述芯片包括至少一个来自所述第一组的场效应晶体管(110)和至少一个来自所述第二组的场效应晶体管(120)。2.根据前一权利要求所述的用于制造绝缘体上半导体集成电路芯片的方法，其中，步骤c)包括去除来自所述第一组的场效应晶体管(110)的预备栅(31)，留下对所述场效应晶体管(110)的沟道区(30)的通路。3.根据前述权利要求中的任一项所述的用于制造绝缘体上半导体集成电路芯片的方法，其中，所述减薄步骤包括两级蚀刻：达到所述第二厚度中的1nm至5nm的第一蚀刻，以及具有低蚀刻速率以达到所述第二厚度的第二蚀刻。4.根据前一权利要求所述的用于制造绝缘体上半导体集成电路芯片的方法，其中，所述第一蚀刻基于各向异性干法蚀刻。5.根据前两项权利要求中的任一项所述的用于制造绝缘体上半导体集成电路芯片的方法，其中，所述第二蚀刻基于湿法或干法蚀刻，或原子层蚀刻，蚀刻速率低于1nm/min。6.根据前述权利要求中的任一项所述的用于制造绝缘体上半导体集成电路芯片的方法，其中，所述第二厚度等于来自所述第二组的场效应晶体管(FET)器件(120)的所述栅电极的长度的