用于多核芯片的集成电路布局配线.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN110263361A(43)申请公布日2019.09.20(21)申请号201910329345.4H03K19/0175(2006.01)(22)申请日2015.11.10(30)优先权数据62/099,0942014.12.31US14/871,5842015.09.30US(62)分案原申请数据201510762682.42015.11.10(71)申请人意法半导体公司地址美国得克萨斯州(72)发明人C·比什特H·斯克里夫纳三世(74)专利代理机构北京市金杜律师事务所11256代理人王茂华张宁(51)Int.Cl.G06F17/50(2006.01)权利要求书8页说明书12页附图12页(54)发明名称用于多核芯片的集成电路布局配线(57)摘要一种集成电路片上系统(SOC)包括半导体衬底、由形成于该衬底中的多个晶体管构成的多个部件以及在这些部件之间提供电连接的多条互连线路。无沟道设计的使用消除了在芯片的顶部表面上的互连沟道。反而，互连线路在顶部金属化层内互相抵靠，从而保留了5-10％的芯片资产。通常沿着在部件之间的互连沟道定位的时钟缓冲器反而位于衬底的包含这些部件的区域内。无沟道集成电路的设计规则准许馈通互连并排除多扇出互连。CN110263361ACN110263361A权利要求书1/8页1.一种方法，包括：根据预定义的分割规则集，将集成电路芯片划分为多个设计单元分区；配置沟道互连层，其具有被设置在分区之间的沟道化互连线，以形成被包含在所述多个设计单元分区内的无沟道互连层；以及在所述多个设计单元分区中的至少一个设计单元分区中形成缓冲器电路。2.根据权利要求1所述的方法，其中所述配置包括：将所述沟道化互连线布线穿过相邻的分区；以及布线所述集成电路芯片的多个沟道化多扇出互连线。3.根据权利要求1所述的方法，还包括：为所述集成电路芯片分配时钟缓冲区，所述时钟缓冲区与所述多个设计单元分区中的第一分区内的时钟源相邻；定义所述第一分区的一个或多个输入/输出端口处的输入/输出条件；确定待应用于所述集成电路芯片的不同部件的时钟信号的时钟延迟的数目；以及在所述时钟缓冲区中形成时钟缓冲器，以提供所确定的数目的时钟延迟。4.一种方法，包括：选择包括微电子部件的多个设计单元；将所述多个设计单元分配给分区；构造所述分区，以减少将所述分区彼此电耦合的总线线路的数目；消除多扇出连接；产生包括无沟道互连网络的平面图，所述无沟道互连网络包括在所述分区的边界处彼此邻接的电连接；根据所述平面图布置所述分区；执行放置并旋转工艺；执行系统时序分析；执行时钟平衡程序；基于所述系统时序分析，所述时钟平衡程序包括基于所述无信道互连网络的拓扑而将时钟缓冲器插入所述分区；以及在至少一个所述分区中形成缓冲器电路。5.根据权利要求4所述的方法，其中，消除所述多扇出连接包括：用一对一连接替换所述多扇出连接。6.根据权利要求4所述的方法，其中，所述时钟平衡程序包括插入抽头延迟。7.根据权利要求4所述的方法，其中，所述分区包括时钟发生器和时钟缓冲器。8.根据权利要求4所述的方法，还包括：根据规则表中编码的规范来执行馈通程序。9.一种方法，包括：形成具有多个分区的无沟道集成半导体电路裸片，形成所述无沟道集成半导体电路裸片包括：在衬底上形成多个金属化层；在所述衬底中形成多个集成电路部件，所述多个集成电路部件中的每个集成电路部件2CN110263361A权利要求书2/8页占据所述多个分区中的不同分区；在所述多个金属化层中的第一金属化层中形成互连总线，所述第一金属化层通过所述多个金属化层中的至少第二金属化层与所述衬底间隔开，所述互连总线将所述多个分区中的第一分区中的第一集成电路部件电耦合至所述多个分区中的第二分区中的第二集成电路部件，所述互连总线跨所述多个分区中的第三分区延伸；以及在所述第三分区中形成缓冲器电路，所述缓冲器电路被电耦合至所述互连总线。10.根据权利要求9所述的方法，其中，形成所述无沟道集成半导体电路裸片包括：通过在所述多个金属化层中的至少一个金属化层中形成多个互连过孔和触点，将所述缓冲器电路电耦合至所述互连总线。11.根据权利要求9所述的方法，其中，形成所述多个集成电路部件包括形成微处理器、图形处理器、数字信号处理器、存储器阵列、总线桥和外围逻辑块中的至少一个。12.根据权利要求9所述的方法，其中形成所述缓冲器电路包括形成所述缓冲器电路以增加信号的信号强度。13.根据权利要求9所述的方法，其中，形成所述无沟道集成半导体电路裸片包括：形成时钟缓冲器电路以延迟数字时钟信号；以及将所述时钟缓冲器电路电耦合至互连总线。14.一种方法，包括：形成包括第一分区、第二分区和第三分区的无沟道集成半导体电路裸片，所