一种半导体器件及其制造方法.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN105990368A(43)申请公布日2016.10.05(21)申请号201510094987.2(22)申请日2015.03.03(71)申请人中芯国际集成电路制造（上海）有限公司地址201203上海市浦东新区张江路18号(72)发明人陈建奇(74)专利代理机构上海光华专利事务所31219代理人余明伟(51)Int.Cl.H01L27/115(2006.01)H01L21/8239(2006.01)H01L21/8247(2006.01)权利要求书1页说明书5页附图4页(54)发明名称一种半导体器件及其制造方法(57)摘要本发明提供一种半导体器件及其制造方法，包括提供设置有逻辑电路区域及闪存单元区域的衬底，在衬底上形成逻辑多晶硅层；在逻辑多晶硅层上形成缓冲氧化物层，去除闪存单元区域上的缓冲氧化物层，减薄闪存单元区域上的逻辑多晶硅层厚度，逻辑电路区域上保留有缓冲氧化物层；于闪存单元区域上刻蚀出贯穿逻辑多晶硅层的多个沟槽；在上述形成的结构表面形成多晶硅层，去除逻辑电路区域上方的缓冲氧化物层及多晶硅层。本发明在逻辑电路区域上仅形成一层逻辑多晶硅层，避免两层多晶硅栅结构之间的界面减弱逻辑电路区域中的器件性能，闪存单元区域上仍为两层多晶硅栅结构，不影响闪存单元的工作，进而可提高嵌入式闪存的工作性能。CN105990368ACN105990368A权利要求书1/1页1.一种半导体器件的制造方法，其特征在于，所述半导体器件的制造方法至少包括：步骤一：提供一衬底，所述衬底包括逻辑电路区域及闪存单元区域，在所述衬底上形成逻辑多晶硅层；步骤二：在所述逻辑多晶硅层上形成缓冲氧化物层，去除所述闪存单元区域上的缓冲氧化物层，减薄所述闪存单元区域上的逻辑多晶硅层厚度，所述逻辑电路区域上保留有缓冲氧化物层；步骤三：于所述闪存单元区域上刻蚀出贯穿所述逻辑多晶硅层的多个沟槽；步骤四：在步骤三形成的结构表面形成多晶硅层，去除所述逻辑电路区域上方的缓冲氧化物层及多晶硅层。2.根据权利要求1所述的半导体器件的制造方法，其特征在于：步骤一中提供的衬底的闪存单元区域上还设置有浮栅层及位于所述浮栅层上方的氧化物-氮化物-氧化物介质层。3.根据权利要求2所述的半导体器件的制造方法，其特征在于：步骤三中，多个沟槽贯穿所述浮栅层上方的氧化物-氮化物-氧化物介质层。4.根据权利要求1所述的半导体器件的制造方法，其特征在于：步骤二采用湿法刻蚀去除所述闪存单元区域上的缓冲氧化物层。5.根据权利要求1所述的半导体器件的制造方法，其特征在于：步骤二采用研磨的方式减薄所述闪存单元区域上的逻辑多晶硅层。6.根据权利要求1所述的半导体器件的制造方法，其特征在于：所述闪存单元区域上的逻辑多晶硅层厚度减薄至300埃～500埃。7.根据权利要求1所述的半导体器件的制造方法，其特征在于：步骤四采用干法刻蚀去除所述逻辑电路区域上方的缓冲氧化物层及多晶硅层。8.一种半导体器件，其特征在于，所述半导体器件至少包括：位于衬底上的逻辑电路区域及闪存单元区域，逻辑多晶硅层设置于所述逻辑电路区域及所述闪存单元区域上，所述闪存单元区域上方的逻辑多晶硅层上设置有多晶硅层。9.根据权利要求8所述的半导体器件，其特征在于：所述闪存单元区域与所述逻辑多晶硅层之间还设置有浮栅层及氧化物-氮化物-氧化物介质层，所述氧化物-氮化物-氧化物介质层位于所述浮栅层上。2CN105990368A说明书1/5页一种半导体器件及其制造方法技术领域[0001]本发明涉及半导体制造领域，特别是涉及一种半导体器件及其制造方法。背景技术[0002]嵌入式闪存(EmbeddedFlash)技术将闪存存储器电路嵌入到标准的逻辑或混合电路工艺中，由于高效集成的优势，已被广泛应用到各种消费电子产品、工业应用、个人电脑和有线通讯设备。[0003]如图1～图3所示，现有技术中的构成存储器电路的闪存单元通常是两层多晶硅栅结构，其制造方法如下：[0004]如图1所示，提供一包括逻辑电路区域111及闪存单元区域112的衬底，所述衬底还包括设置于所述闪存单元区域上的浮栅层113以及设置于所述浮栅层113上的氧化物-氮化物-氧化物介质层(ONO，OxideNitrideOxide)114；在所述衬底上沉积第一多晶硅层12。[0005]如图2所示，在所述第一多晶硅层12上涂光刻胶13，然后在所述闪存单元区域112上刻蚀出贯穿所述第一多晶硅层12及所述氧化物-氮化物-氧化物介质层114的沟槽。[0006]如图3所示，去除所述光刻胶层13，在所述第一多晶硅层12及所述沟槽内沉积第二多晶硅层14，以此形成两层多晶硅栅结构。[0007]上述两层多晶硅栅结构之间会形成一个界面，如图3所示，所述界面位于所