一种半导体器件及其制造方法.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN106298661A(43)申请公布日2017.01.04(21)申请号201510264464.8(22)申请日2015.05.21(71)申请人中芯国际集成电路制造（上海）有限公司地址201203上海市浦东新区张江路18号(72)发明人徐长春(74)专利代理机构北京市磐华律师事务所11336代理人董巍高伟(51)Int.Cl.H01L21/8238(2006.01)H01L27/092(2006.01)H01L29/78(2006.01)权利要求书1页说明书6页附图3页(54)发明名称一种半导体器件及其制造方法(57)摘要本发明提供一种半导体器件及其制造方法，所述方法包括：提供具有NMOS区和PMOS区的半导体衬底，在其上形成有栅极结构，且在栅极结构的顶部和侧壁形成有栅极硬掩蔽层；在半导体衬底上形成完全覆盖栅极结构的硬掩膜层；在PMOS区形成嵌入式锗硅层，在栅极结构的侧壁和/或顶部形成由栅极硬掩蔽层、硬掩膜层和新生材料层构成的复合材料层叠结构；去除位于NMOS区的部分复合材料层叠结构，直至露出半导体衬底；去除所述复合材料层叠结构的剩余部分，仅在栅极结构的两侧留有部分栅极硬掩蔽层。根据本发明，在PMOS区形成嵌入式锗硅层后，可以有效去除NMOS区的复合材料层叠结构，扩大了后续硅化工艺和接触孔工艺窗口，提高了产品良率。CN106298661ACN106298661A权利要求书1/1页1.一种半导体器件的制造方法，包括：提供具有NMOS区和PMOS区的半导体衬底，在所述NMOS区和PMOS区上均形成有栅极结构，且在所述栅极结构的顶部和侧壁形成有栅极硬掩蔽层；在所述半导体衬底上形成完全覆盖所述栅极结构的硬掩膜层；在位于所述PMOS区的栅极结构两侧的半导体衬底中形成嵌入式锗硅层，在所述栅极结构的侧壁和/或顶部形成由所述栅极硬掩蔽层、所述硬掩膜层和新生材料层构成的复合材料层叠结构；去除位于所述NMOS区的部分所述复合材料层叠结构，直至露出所述半导体衬底；去除所述复合材料层叠结构的剩余部分，仅在所述栅极结构的两侧留有部分所述栅极硬掩蔽层。2.根据权利要求1所述的方法，其特征在于，所述硬掩膜层包括自下而上层叠的氧化物层和氮化物层。3.根据权利要求2所述的方法，其特征在于，所述复合材料层叠结构为五层复合结构，所述五层复合结构包括由内及外层叠的所述栅极硬掩蔽层、第一所述新生材料层、所述氧化物层、第二所述新生材料层和所述氮化物层。4.根据权利要求1所述的方法，其特征在于，对所述复合材料层叠结构的去除过程包括依次实施的主蚀刻和过蚀刻。5.根据权利要求4所述的方法，其特征在于，所述主蚀刻的蚀刻气体包括CF4、Ar和O2，所述蚀刻气体的各组分之间的比例根据工艺条件作相应变化，压强为2mtorr～100mtorr,偏压为50V～250V，温度为30℃～100℃，处理时间为3s～20s。6.根据权利要求4所述的方法，其特征在于，所述过蚀刻的蚀刻气体包括CH3F、He和O2，所述蚀刻气体的各组分之间的比例根据工艺条件作相应变化，压强为10mtorr～100mtorr，偏压为50V～250V，温度为25℃～100℃，处理时间为5s～35s。7.根据权利要求1所述的方法，其特征在于，去除位于所述NMOS区的部分所述复合材料层叠结构之后，还包括在露出的所述半导体衬底中形成嵌入式碳硅层的步骤。8.一种采用权利要求1-7之一所述的方法制造的半导体器件。2CN106298661A说明书1/6页一种半导体器件及其制造方法技术领域[0001]本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法。背景技术[0002]对于CMOS的制造工艺而言，嵌入式锗硅是经常应用的压应力工艺技术，以提高CMOS中的PMOS器件的电性能。[0003]在嵌入式锗硅工艺中，通常在PMOS的源/漏区形成∑状凹槽以用于在其中选择性外延生长嵌入式锗硅，所述∑状凹槽可以有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求。形成所述∑状凹槽之前，需要在半导体衬底上形成硬掩膜层，覆盖CMOS的PMOS区和NMOS区，所述硬掩膜层通常包括自下而上层叠的氧化物和氮化硅；接着，对所述硬掩模层进行高温退火处理，再形成图案化的光刻胶层，遮蔽NMOS区；然后，蚀刻硬掩膜层，以定义后续实施的用以形成所述∑状凹槽的另一蚀刻的工艺窗口。所述另一蚀刻通常为先干法蚀刻再湿法蚀刻的工艺，形成所述∑状凹槽之后，实施选择性外延生长工艺在所述∑状凹槽中形成锗硅层，并在锗硅层的顶部形成硅帽层。随着半导体制造工艺节点的不断缩小，上述工艺将会涉及更多的高温热处理过程(温度通常高于800℃)，因此，在所述硬掩膜层的氧化物与氮化硅之间以及所述氧化物与邻接的位