高压栅氧化层制作方法、高压栅氧化层和终端设备.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN112802741A(43)申请公布日2021.05.14(21)申请号202011468393.0(22)申请日2020.12.14(71)申请人华虹半导体（无锡）有限公司地址214028江苏省无锡市新吴区新洲路30号(72)发明人顾嘉威刘俊文(74)专利代理机构上海浦一知识产权代理有限公司31211代理人焦天雷(51)Int.Cl.H01L21/28(2006.01)H01L29/423(2006.01)权利要求书1页说明书4页附图3页(54)发明名称高压栅氧化层制作方法、高压栅氧化层和终端设备(57)摘要本发明公开了一种高压栅氧化层制作方法，包括：提供衬底，在衬底上形成浅沟槽隔离；淀积第一厚度的氮化层；淀积第二厚度的氧化层；旋涂光刻胶，将高压栅氧化层区域打开，刻蚀去除高压栅氧化层区域的氧化层，去除光刻胶；将氧化层作为掩蔽层，刻蚀去除高压栅氧化层区域的氮化层；刻蚀去除剩余氧化层，同时刻蚀去除高压栅氧化层区域的浅沟槽隔离台阶；制作高压栅氧化层，刻蚀去除剩余的氮化层。本发明能避免形成氮化物刻蚀残留，提高器件综合性能。CN112802741ACN112802741A权利要求书1/1页1.一种高压栅氧化层制作方法，其特征在于，包括以下步骤：S1，提供衬底，在衬底上形成浅沟槽隔离；S2，淀积第一厚度的氮化层；S3，淀积第二厚度的氧化层；S4，旋涂光刻胶，将高压栅氧化层区域打开，刻蚀去除高压栅氧化层区域的氧化层，去除光刻胶；S5，将氧化层作为掩蔽层，刻蚀去除高压栅氧化层区域的氮化层；S6，刻蚀去除剩余氧化层，同时刻蚀去除高压栅氧化层区域的浅沟槽隔离台阶；S7，制作高压栅氧化层，刻蚀去除剩余的氮化层。2.如权利要求1所述的高压栅氧化层制作方法，其特征在于：所述第一厚度的范围是200埃～500埃。3.如权利要求1所述的高压栅氧化层制作方法，其特征在于：所述第二厚度的范围是200埃～500埃。4.如权利要求1所述的高压栅氧化层制作方法，其特征在于，步骤S4中采用湿法刻蚀去除高压栅氧化层区域的氧化层。5.如权利要求1所述的高压栅氧化层制作方法，其特征在于：步骤S5中采用湿法刻蚀去除压栅氧化层区域的氮化层。6.如权利要求1所述的高压栅氧化层制作方法，其特征在于：步骤S6中采用湿法刻蚀去除剩余的氧化层。7.如权利要求1所述的高压栅氧化层制作方法，其特征在于：步骤S7中采用湿法刻蚀去除剩余的氮化层。8.如权利要求权利要求1‑6任意一项所述的高压栅氧化层制作方法，其特征在于：其能用于包括但不限于55nmHV工艺平台器件。9.一种高压栅氧化层，其特征在于：其由权利要求1‑6任意一项所述的高压栅氧化层制作方法制作。10.一种终端设备，其特征在于：其用于执行权利要求1‑6任意一项所述的高压栅氧化层制作方法中的步骤。2CN112802741A说明书1/4页高压栅氧化层制作方法、高压栅氧化层和终端设备技术领域[0001]本发明涉及集成电路制造领域，特别是涉及一种高压栅氧化层制作方法。本发明还涉及一种由所述高压栅氧化层制作方法制作的高压栅氧化层和一种用于执行所述高压栅氧化层制作方法的终端设备。背景技术[0002]在集成电路工艺技术中，为了提高器件的集成度和性能，按照等比例缩小原则，MOS(金属‑氧化物‑半导体)晶体管的工作电压随多晶栅的线宽的缩小而相应减小，栅氧厚度也相应地不断减薄，例如在0.5um技术节点，CMOS器件的栅氧厚度在150埃左右，而在65nm技术节点，低压CMOS的栅氧厚度仅为20埃左右。随着工艺节点的不断推进，集成电路应用也不断丰富，仍有很多领域用到10V以上较高的工作电压，如液晶显示器驱动芯片，电源控制芯片，汽车电子芯片，工控芯片等。在这些芯片中，需要集成不同工作电压的MOS晶体管，工作电压在10V至40V范围的高压MOS晶体管，其栅氧厚度需要对应增加，甚至需要在1000埃以上，这种栅氧就是高压栅氧。[0003]55nm高压工艺平台为例，提供工作电压为高压(>30V)、中压(3～6V)、低压(1～1.5V)的器件，各工作电压对应的栅氧厚度差异较大。高压栅氧厚度大于1000埃，其形成一般采用氮化层作为掩蔽层，遮蔽非高压栅氧区域，再以热氧化的方式形成。由于需要兼顾中低压器件，不影响中低压器件的浅沟槽隔离结构，当浅沟槽隔离台阶较高，氮化掩蔽层刻蚀时，容易在浅沟槽隔离台阶处造成氮化层残留。尤其是在工艺前层台阶差较大的时，氮化层刻蚀残留更加难以控制，严重影响器件性能。发明内容[0004]在发明内容部分中引入了一系列简化形式的概念,该简化形式的概念均为本领域现有技术简化，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键