一种新型屏蔽栅功率MOS的器件.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN109273534A(43)申请公布日2019.01.25(21)申请号201811280364.4(22)申请日2018.10.30(71)申请人贵州恒芯微电子科技有限公司地址550000贵州省贵阳市国家高新技术产业开发区贵阳国家高新区金阳科技产业园标准厂房附1号1层(72)发明人李泽宏吴玉舟王为谢驰(74)专利代理机构贵阳中新专利商标事务所52100代理人刘楠(51)Int.Cl.H01L29/78(2006.01)H01L29/49(2006.01)H01L29/423(2006.01)H01L23/552(2006.01)权利要求书1页说明书2页附图3页(54)发明名称一种新型屏蔽栅功率MOS的器件(57)摘要本发明提出的一种新型屏蔽栅功率MOS器件，采用不掺杂多晶硅屏蔽栅，该屏蔽栅电位浮空不与源极相连，且栅极与屏蔽栅间无层间氧化层。本发明提出的浮空不掺杂多晶硅屏蔽栅结构，在保持与传统屏蔽栅结构相似的低的密勒电容的同时，显著提高器件的击穿电压，降低正向导通电阻，显著降低了栅源电容，即减小了器件的输入电容。此外由于重掺杂多晶硅栅极和不掺杂多晶硅屏蔽栅之间无层间氧化层，提高了栅氧可靠性，同时使得本发明的屏蔽栅功率MOS器件制造完沟槽后可直接热生长栅氧化层，省去了原有传统屏蔽栅功率MOS制造屏蔽栅和形成栅极结构的工艺流程，简化了工艺复杂程度。CN109273534ACN109273534A权利要求书1/1页1.一种新型屏蔽栅功率MOS器件，包括金属化漏端电极（1）、N+衬底（2）、位于N+衬底（2）上方的N-外延层（3），其特征在于：所述N-外延层（3）上部两侧为P型体区（4），所述P型体区（4）中设置有相互独立的N+源区（5），在N-外延层（3）上表面刻蚀形成沟槽后氧化形成底部氧化层（6），在底部氧化层（6）内依次淀积不掺杂多晶硅并刻蚀形成屏蔽栅（7）和淀积重掺杂多晶硅形成栅极（8），在P型体区（4）上端面依次淀积淀积的硼磷硅玻璃（9）和上表面金属化源极（10），其中不掺杂的多晶硅屏蔽栅（7）不与源极（10）形成电连接。2.根据权利要求1所述的新型屏蔽栅功率MOS器件，其特征在于，在重掺杂多晶硅栅极（7）和不掺杂多晶硅屏蔽栅（8）之间无层间氧化层（11）。3.根据权利要求1所述的新型屏蔽栅功率MOS器件，其特征在于，该新型屏蔽栅功率MOS器件适用于P沟道新型屏蔽栅功率MOS器件。4.根据权利要求1所述的新型屏蔽栅功率MOS器件，其特征在于，所述半导体材料可采用体硅、碳化硅、砷化镓、磷化铟或锗硅。2CN109273534A说明书1/2页一种新型屏蔽栅功率MOS的器件技术领域[0001]本发明属于功率半导体器件技术领域，具体涉及一种新型屏蔽栅功率MOS的器件结构及其制造方法。背景技术[0002]新型屏蔽栅功率MOS通过在传统TrenchMOS的结构基础上，在槽栅下增加一次多晶淀积和刻蚀形成屏蔽栅极，该屏蔽栅一般与源极电位相连，屏蔽了栅极与相对的漏极之间的电容，即密勒电容。采用屏蔽栅结构可大大降低密勒电容，提高器件的开关速度。同时利用屏蔽栅的电荷平衡作用可显著提高MOS的击穿电压，降低器件的导通电阻。但由于屏蔽栅与源极相连，这会大大增加栅源电容。在实际制造过程中，在长栅氧化层时，由于多晶硅屏蔽栅的原因，靠近屏蔽栅处的栅氧化层会长得比较薄，这会导致栅氧的漏电流增加，耐压降低，带来栅氧化层的可靠性问题。对这种屏蔽栅结构功率MOS改进能使栅源电容降低，截止时击穿电压进一步提高，器件可靠性也可得到增强。发明内容[0003]本发明所要解决的技术问题为提供一种具有屏蔽栅结构的功率MOS器件，它可以优化器件的性能。[0004]为解决传统新型屏蔽栅功率MOS栅源电容过大、栅氧可靠性问题，本发明提出一种新型屏蔽栅结构功率MOS器件，在沟槽底部淀积的屏蔽栅采用不掺杂的多晶硅，同时其电位设置为浮空，不与源极电位相连，有效降低栅源电容。此外栅极和屏蔽栅之间不做层间氧化层，避免了由此带来的栅氧可靠性问题，同时简化了屏蔽栅结构制造的流程。[0005]屏蔽栅结构保证功率MOS漂移区的电荷平衡效应降低导通电阻、提高击穿电压，同时利用不掺杂多晶硅的半绝缘性调制耐压时漂移区的电势线分布更为均匀，从而使得本发明结构具有比传统新型屏蔽栅功率MOS更高的击穿电压。不掺杂多晶硅浮空使得本发明具有与传统TrenchVDMOS相同的栅源电容，而大大降低栅漏密勒电容。[0006]本发明的技术方案是，一种新型屏蔽栅功率MOS器件，包括金属化漏端电极1、N+衬底2、位于N+衬底2上方的N-外延层3，所述N-外延层上部两侧为P型体区4，所述P型体区4中设置有相互独立的N+源区5，栅氧化层6，淀积不掺杂多晶硅