三维半导体存储器件.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN108461502A(43)申请公布日2018.08.28(21)申请号201810153746.4(22)申请日2018.02.22(30)优先权数据10-2017-00231142017.02.21KR(71)申请人三星电子株式会社地址韩国京畿道(72)发明人金泓秀朴玄睦申重植(74)专利代理机构北京市柳沈律师事务所11105代理人张波王新华(51)Int.Cl.H01L27/11582(2017.01)H01L27/1157(2017.01)权利要求书3页说明书13页附图28页(54)发明名称三维半导体存储器件(57)摘要本公开提供了三维半导体存储器件。一种三维半导体存储器件可以包括垂直地穿过三维半导体存储器件的单元阵列区域中的堆叠结构的上结构和下结构的垂直沟道结构。垂直沟道结构可以具有在垂直沟道结构中的上结构与下结构相遇的水平面处具有台阶轮廓的侧壁。垂直虚设结构可以在该三维半导体存储器件的连接区域中垂直地穿过由上结构和下结构限定的阶梯结构，并且垂直虚设结构可以具有在上结构与下结构相遇的水平面处具有平坦轮廓的侧壁。CN108461502ACN108461502A权利要求书1/3页1.一种三维半导体存储器件，包括：垂直沟道结构，垂直地穿过所述三维半导体存储器件的单元阵列区域中的堆叠结构的上结构和下结构，所述垂直沟道结构具有在所述垂直沟道结构中的所述上结构与所述下结构相遇的水平面处具有台阶轮廓的侧壁；和垂直虚设结构，垂直地穿过由所述三维半导体存储器件的连接区域中的所述上结构和所述下结构限定的阶梯结构，所述垂直虚设结构具有在所述上结构与所述下结构相遇的水平面处具有平坦轮廓的侧壁。2.如权利要求1所述的三维半导体存储器件，其中所述堆叠结构包括从所述三维半导体存储器件的基板上的所述单元阵列区域延伸到所述三维半导体存储器件的所述基板上的所述连接区域的交替的电极层和绝缘层；其中所述下结构包括第一组多个交替的电极层和绝缘层；并且其中所述上结构包括第二组多个交替的电极层和绝缘层，所述上结构在所述下结构上。3.如权利要求2所述的三维半导体存储器件，其中所述垂直沟道结构的在所述上结构中的最下面的层的水平面处的第一直径小于所述垂直沟道结构的在所述下结构中的最上面的层的水平面处的第二直径。4.如权利要求3所述的三维半导体存储器件，其中所述下结构中的所述最上面的层包括蚀刻停止层。5.如权利要求4所述的三维半导体存储器件，其中所述蚀刻停止层在所述单元阵列区域内终止。6.如权利要求5所述的三维半导体存储器件，其中所述蚀刻停止层在所述单元阵列区域内终止以在所述堆叠结构的最上面的表面中提供垂直台阶高度。7.如权利要求3所述的三维半导体存储器件，其中所述下结构中的所述最上面的层包括所述绝缘层之一或者所述电极层之一。8.如权利要求2所述的三维半导体存储器件，其中所述垂直沟道结构和所述垂直虚设结构包括相同的层。9.如权利要求2所述的三维半导体存储器件，其中所述垂直沟道结构和所述垂直虚设结构包括不同的层。10.如权利要求2所述的三维半导体存储器件，还包括：中间结构，被包括在所述堆叠结构中，所述中间结构包括第三组多个交替的电极层和绝缘层。11.一种三维半导体存储器件，包括：堆叠结构，包括从所述三维半导体存储器件的单元阵列区域延伸到所述三维半导体存储器件的连接区域的交替的电极层和绝缘层；在所述堆叠结构中的下结构，包括蚀刻停止层作为所述下结构中的最上面的层；在所述堆叠结构中的上结构，在所述蚀刻停止层上；阶梯结构，由所述连接区域中的所述堆叠结构的所述上结构和所述下结构限定；垂直沟道结构，垂直地穿过所述单元阵列区域中的所述堆叠结构的所述上结构和所述下结构，所述垂直沟道结构具有在所述垂直沟道结构中的所述上结构与所述蚀刻停止层相2CN108461502A权利要求书2/3页遇的水平面处具有台阶轮廓的侧壁；以及垂直虚设结构，垂直地穿过所述阶梯结构，所述垂直虚设结构具有在所述垂直虚设结构中的所述上结构与所述蚀刻停止层相遇的水平面处具有平坦轮廓的侧壁。12.如权利要求11所述的三维半导体存储器件，其中所述垂直沟道结构的在所述上结构中的最下面的层的水平面处的第一直径小于所述垂直沟道结构的在所述蚀刻停止层的水平面处的第二直径。13.如权利要求11所述的三维半导体存储器件，其中所述垂直沟道结构和所述垂直虚设结构包括相同的层。14.如权利要求11所述的三维半导体存储器件，其中所述垂直沟道结构和所述垂直虚设结构包括不同的层。15.如权利要求11所述的三维半导体存储器件，其中所述下结构包括第一组多个交替的电极层和绝缘层并且所述上结构包括第二组多个交替的电极层和绝缘层，所述三维半导体存储器件还包括：中间结构，被包括在所述堆