三维半导体存储器件以及包括三维半导体存储器件的电子系统.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115206987A(43)申请公布日2022.10.18(21)申请号202210183698.X(22)申请日2022.02.25(30)优先权数据10-2021-00465012021.04.09KR(71)申请人三星电子株式会社地址韩国京畿道(72)发明人郑基容白在馥沈在龙韩智勋(74)专利代理机构中科专利商标代理有限责任公司11021专利代理师纪雯(51)Int.Cl.H01L27/1157(2017.01)H01L27/11573(2017.01)H01L27/11575(2017.01)H01L27/11578(2017.01)权利要求书3页说明书15页附图20页(54)发明名称三维半导体存储器件以及包括三维半导体存储器件的电子系统(57)摘要一种三维半导体存储器件，包括：第一衬底；具有外围晶体管的外围电路结构，在第一衬底上；第二衬底，在外围电路结构上；下绝缘层，与第二衬底的侧面接触，所述下绝缘层的顶面具有凹形轮廓；第一堆叠件，在第二衬底上，所述第一堆叠件包括重复交替的第一层间介电层和第一栅电极；以及第一模制结构，在下绝缘层上，所述第一模制结构包括重复交替的第一牺牲层和第二层间介电层，并且第一模制结构的顶面在比第一堆叠件的最顶面低的高度处。CN115206987ACN115206987A权利要求书1/3页1.一种三维半导体存储器件，包括：第一衬底；具有外围晶体管的外围电路结构，在所述第一衬底上；第二衬底，在所述外围电路结构上；下绝缘层，与所述第二衬底的侧面接触，所述下绝缘层的顶面具有凹形轮廓；第一堆叠件，在所述第二衬底上，所述第一堆叠件包括重复交替的第一层间介电层和第一栅电极；以及第一模制结构，在所述下绝缘层上，所述第一模制结构包括重复交替的第一牺牲层和第二层间介电层，并且所述第一模制结构的顶面在比所述第一堆叠件的最顶面低的高度处。2.根据权利要求1所述的器件，其中，所述第一衬底包括：单元阵列区；接触区，从所述单元阵列区沿第一方向延伸，所述第一堆叠件从所述单元阵列区延伸到所述接触区；以及外围区，在与所述第一方向交叉的第二方向上与所述单元阵列区和所述接触区相邻，所述第一模制结构在所述外围区上。3.根据权利要求1所述的器件，其中，所述第一模制结构的至少一部分根据所述下绝缘层的顶面朝向所述下绝缘层弯曲，所述第一模制结构在水平方向上与所述第二衬底重叠。4.根据权利要求1所述的器件，还包括覆盖所述第一堆叠件和所述第一模制结构的第一平坦化绝缘层，所述第一平坦化绝缘层的顶面与所述第一堆叠件的最顶面共面，并在比所述第一模制结构的顶面高的高度处。5.根据权利要求4所述的器件，还包括通孔，所述通孔中的每一个贯穿所述第一平坦化绝缘层、所述第一模制结构和所述下绝缘层，并且所述通孔中的每一个与所述外围电路结构的至少一个外围晶体管电连接。6.根据权利要求4所述的器件，其中，所述第一平坦化绝缘层包括在竖直方向上与所述第一模制结构重叠的第一部分，所述第一部分的最大厚度比所述第一模制结构的顶面的最高点与最低点之间的高度差大。7.根据权利要求4所述的器件，还包括：第一上绝缘层，在所述第一堆叠件上；第二堆叠件，在所述第一堆叠件上，所述第二堆叠件包括重复交替的第三层间介电层和第二栅电极；第二模制结构，在所述第一模制结构上，所述第二模制结构包括重复交替的第二牺牲层和第四层间介电层；第二平坦化绝缘层，覆盖所述第二堆叠件；以及第二上绝缘层，覆盖所述第二堆叠件、所述第二模制结构和所述第二平坦化绝缘层。8.根据权利要求7所述的器件，其中，所述第二平坦化绝缘层的顶面与所述第二堆叠件的最顶面和所述第二模制结构的顶面共面。9.根据权利要求7所述的器件，其中，所述第二模制结构在竖直方向上与所述第一模制结构间隔开，所述第一平坦化绝缘层和所述第一上绝缘层在所述第二模制结构与所述第一2CN115206987A权利要求书2/3页模制结构之间。10.根据权利要求4所述的器件，其中，所述第一堆叠件包括沿竖直方向延伸的第一模制柱，所述第一模制柱中的每一个第一模制柱的顶面与所述第一平坦化绝缘层的顶面共面。11.根据权利要求10所述的器件，其中，所述第一衬底包括：单元阵列区；接触区，从所述单元阵列区沿第一方向延伸，所述第一模制柱在所述接触区上，并且所述第一模制柱的高度随着距所述单元阵列区的距离的增加而增加；以及外围区，在与所述第一方向交叉的第二方向上与所述单元阵列区和所述接触区相邻。12.根据权利要求10所述的器件，其中：所述第一模制柱在水平方向上彼此间隔开，所述第一平坦化绝缘层介于所述第一模制柱之间，以及所述第一堆叠件的第一栅电极以阶梯结构布置，所述阶梯结构在所述第一模制柱之间延伸以彼此面对。13.根据权利要求10所述的器