asic流程.doc

1.使用语言：VHDL/verilogHDL-----------------------------------------------------------------------------------------------------------------------------------------------------------2.各阶段典型软件介绍：输入工具：SummitSummit公司仿真工具：VCS,VSSSynopsys公司综合器：DesignCompile,BCCompileSynopsys公司布局布线工具:Dracula,DivaCadence公司静态时序分析:PrimeTimeSynopsys公司测试：DFTCompileSynopsys公司-----------------------------------------------------------------------------------------------------------------------------------------------------------3.流程第一阶段：项目策划形成项目任务书(项目进度，周期管理等)。流程：【市场需求--调研--可行性研究--论证--决策--任务书】。-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------第二阶段：总体设计确定设计对象和目标，进一步明确芯片功能、内外部性能要求，参数指标,论证各种可行方案，选择最佳方式，加工厂家，工艺水准。流程：【需求分析--系统方案--系统设计--系统仿真】。-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------第三阶段：详细设计和可测性设计分功能确定各个模块算法的实现结构，确定设计所需的资源葱酒囊螅?速度，功耗，带宽，增益，噪声，负载能力，工作温度等和时间，成本，效益要求选择加工厂家，实现方式，（全定制，半定制，ASIC，FPGA等）；可测性设计与时序分析可在详细设计中一次综合获得，可测性设计常依据需要采用FullScan，PartScan等方式，可测性设计包括带扫描链的逻辑单元，ATPG，以及边界扫描电路BoundScan，测试Memory的BIST。流程：【逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(算法的行为级，RTL级描述)--功能仿真--综合(加时序约束和设计库)--电路网表--网表仿真】。

-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------第四阶段：时序验证与版图设计静态时序分析从整个电路中提取出所有时序路径，然后通过计算信号沿在路径上的延迟传播，找出违背时序约束的错误(主要是SetupTime和HoldTime