asic设计流程.doc

传统的ASIC设计流程：
定义体系结构和电器规则
RTL级设计
如果设计中抱憾存储单元，则插入BIST
进行彻底的动态模拟，验证设计的功能正确性
建立设计环境。包括工艺库，以及其他的环境属性
插入扫描链（还可插入JTAG），并使用DC进行综合
使用DC内置的静态时序分析工具进行模块级的静态时序分析
使用Formality进行形式化验证，比较综合后的网表与RTL级模型的一致性
通过PrimeTime对整个设计进行布局布线前的静态时序分析
对版图工具进行时序反标约束
初始化布局规划，插入时钟树，并进行全局布线
在DC中将时钟树转换为网表
利用DC进行布局优化
用Formality将插入时钟树的网表与综合后的网表进行形式化验证
11）步进行全局布线后，提取延时信息
在PrimeTime中将延时反标
利用全局布线后的延时信息在PrimeTime中进行静态时序分析
详细布线
详细布线后提取真实的延时信息
反标延时
布局布线后的静态时序分析
进行布局布线后的门级功能模拟（如果要求的话）
LVS和DRC验证正确后流片
基本的PhysicalCompiler设计流程
建立设计环境，包括工艺库和物理库，以及其他的环境属性
设计规划
约束，综合（已经插入扫描链的设计）并使用PhysicalCompiler设计布局
布局布线前的静态时序分析
使用Formality验证RTL级设计与综合后的设计的等价性
利用版图工具将网表和布局信息转换成版图
利用版图工具插入时钟树
形式化验证插入时钟树后的网表与最初插入扫描链的网表的等价性
利用版图工具进行详细的布线
详细布线后提取延时信息
延时反标
布局布线后的静态时序分析
进行门级的功能模拟（如果需要的话）
LVS和DRC验证正确后流片