ASIC基本流程以及工具介绍.doc

ASIC流程与工具
（1）ASIC流程(En)

Somenotes:
1.Definitionoffront-end
2.LackofFPGAprototype

（3）简化流程

（4）流程所对应的工具
黑体字是实验室用的工具
流程Synopsys工具其他工具需求分析设计规范和划分算法设计Matlab,C,C++架构设计Matlab,C,C++,SystemCRTL设计Top-down输入工具：
SUMMIT的VisualHDL
Cadence的Renior

电路图输入工具：
Cadence的Composer
ViewLogic的Viewdraw仿真和验证Leda-语法检查
VCS-Verilog仿真
Scirocco-VHDL仿真
Vera-验证CadenceNC-Verilog
Verilog-XL
NCSim
MentorModelSim设计整合与验证Saber-模拟数字混合仿真逻辑综合DesignCompilerCadenceBuildGates静态时序分析PrimeTime门级仿真VCS可测性设计DFTCompilerdftadvisor规划AstroEncounter,Blast-Fusion,Voltage-stormorredhawk布局PhysicalCompilerEncounter,Blast-Fusion时钟树综合Astro布线AstroEncounter,Blast-Fusion物理验证HerculesCalibre(Mentor)提取寄生参数Star-RCXT静态时序分析PrimeTime后仿真VCS流片封装测试等效性检查Formality

Questions:

Beforetape-out,whichroutinecheckshouldbeperformedforyourlayoutdatabasein0.18umprocess?
a.drc
b.lvs
c.drc&antenna
d.simulation
(Answer:post-simulation)

Whatisthepurposeandgeneralflowofdesignverification?Whattechniquesinyourknowledgeareusedindesignverfication?
验证技术：Vera,SystemVerilog

DC里linklibrary,targetlibrary,symbollibrary:
目标库（targe_library）：是DC在mapping时将设计映射到特定工艺所使用的库，就是使用目标库中的元件综合成设计的门级网表
连接库（link_library）：是提供门级网表实例化的基本单元，也就是门级网表实例化的元件或单元都来自该库。连接库定义为标准单元的db格式的库文件加上paddb格式的库文件，加上ROM，RAM等宏单元库文件”
符号库（symbollibrary）：指定的库用来将库中的器件用图形表示出来。

whichoneisworse-casein0.18umprocess?
1.1.8v,25c
2.1.98v,125c
3.1.62v,-40c
4.1.62v,125c
5.1.98v,-40c

增加最大工作频率？
a.lowertemperature;
b.loweroperatingvoltage;
c.lowersubstratedoping;
d.noneoftheabove.