微机原理课件第五章 处理器总线时序和系统总线.ppt

第5章处理器总线时序和系统总线5.18086的引脚功能 目前常用的是最大组态。要求有较强的驱动能力。此时8086要通过一组总线控制器8288来形成各种总线周期，控制信号由8288供给，如图5-1所示。 当8086处在最大状态时的脚24～脚31的含义为：
S2#、S1#、S0#（输出，三态）
这些状态线的功能如表5-1所示。
这些信号由8288总线控制器用以产生有关存储器访问，或I／O访问的总线周期和所需要的控制信号。
在时钟周期T4状态期间，S2#、Sl#、S0#的任何变化，指示一个总线周期的开始；而它们在T3或Tw期间返回到无源状态（111），则表示一个总线周期的结束。当CPU处在DMA响应状态时，这些线浮空。 RQ#/GT#0，RQ#／GT#1（输入／输出）
这些请求／允许（Request／Grant）脚，是由外部的总线主设备请求总线并促使CPU在当前总线周期结束后让出总线用的。每一个脚是双向的，0比l有更高的优先权。这些线的内部有一个上拉电阻，所以允许这些引脚不连接。请求和允许的顺序如下： ①由其它的总线主设备，输送一个宽度为一个时钟周期的脉冲给8086，表示总线请求，相当于HOLD信号。
②CPU在当前总线周期的T4或下一个总线周期的T1状态，输出一个宽度为一个时钟周期的脉冲给请求总线的设备，作为总线响应信号（相当于HLDA信号），从下一个时钟周期开始，CPU释放总线。 ③当外设的DMA传送结束时，总线请求主设备输出一个宽度为一个时钟周期的脉冲给CPU，表示总线请求的结束。于是CPU在下一个时钟周期开始又控制总线。
每一次总线主设备的改变，都需要这样的三个脉冲，脉冲为低电平有效。在两次总线请求之间，至少要有一个空时钟周期。 LOCK#（输出，三态）
低电平有效，当其有效时，别的总线主设备不能获得对系统总线的控制。LOCK#信号由前缀指令“LOCK”使其有效，且在下一个指令完成以前保持有效。当CPU处在DMA响应状态时，此线浮空。 QS1、QS0（输出）
QS1和QS0提供一种状态（QueueStatus）允许外部追踪8086内部的指令队列，如表5-2所示。
队列状态在CLK周期期间是有效的，在这以后，队列的操作已完成。 BHE#/ST（输出）
在总线周期的T1状态，在bhe#/S7引脚输出信号，表示高8位数据线AD15～AD0上的数据有效；在T2、T3、T4、及Tw状态，BHE#/S7引脚输出状态信号S7。2．8086的引线 A19／S6、A18／S5、A17／S4、A16／S3(输出，三态)
这些引线也是多路开关的输出，在存储器操作的总线周期的T1状态时，这些线上是最高四位地址(也需要外部锁存)。在I／O操作时，这些地址不用，故在T1状态时全为低电平。 在存储器和I／O操作时，这些线又可以用来作为状态信息(在T2、T3、TW状态时)。但S6始终为低；S5是标志寄存器中中断允许标志的状态位，它在每一个时钟周期开始时被修改；S4和S3用以指示是哪一个段寄存器正在被使用。
在DMA方式时，这些线浮空。
RD#(输出，三态)
读选通信号，低电平有效。当其有效时，表示正在进行存储器读或I／O读。在DMA方式时，此线浮空。READY(输入)
准备就绪信号，这是从所寻址的存储器或I／O设备来的响应信号，高电平有效。当其有效时，将完成数据传送。CPU在T3周期的开始采样READY线，若其为低，则在T3周期结束以后，插入TW周期，直至READY变为有效，则在此TW周期结束以后，进入T4周期，完成数据传送。INTR(输入)
可屏蔽中断请求信号，这是一个电平触发输入信号，高电平有效。CPU在每一个指令周期的最后一个T状态采样这条线，以决定是否进入中断响应周期。这条线上的请求信号，可以用软件复位内部的中断允许位来加以屏蔽。TEST#(输入)
这个检测输入信号是由“Wait”指令来检查的。若此输入脚有效(低电平有效)，则执行继续，否则处理器就等待进入空转状态。这个信号在每一个时钟周期的上升沿由内部同步。
NMI(输入)
非屏蔽中断输入信号(NonMaskableInterrut)，这是一个边沿触发信号。这条线上的中断请求信号不能用软件来加以屏蔽，所以这条线上由低到高的变化，就在当前指令结束以后引起中断。RESET(输入)
复位输入信号，有效的复位信号引起处理器立即结束当前操作。这个信号必须保持有效(高电平)至少4个时钟周期，以完成内部的复位过程。当其返回为低电平时，它重新启动执行。
CLK(输入)
时钟输入信号，它提供了处理器和总线控制器的定时操作。8086的标准时钟频率为8MHz。
VCC是5V±10%的电源脚。
GND接地线。5.28086处理器时序8086微处理器每条