Verilog_HDL_课件.ppt

一、EDA技术课程简介二、EDA技术课程内容Verilog的基本知识
Verilog语法的基本概念
模块的结构、数据类型、变量和基本运算符号
运算符、赋值语句和结构说明语句
条件语句、循环语句、块语句与生成语句
结构语句、系统任务、函数语句和显示系统任务
调试用系统任务和常用编译预处理语句
初级建模实例EDA技术简介IP核是集成电路知识产权模块的简称，这里将其定义为：经过预先设计、预先验证，具有相对独立的功能．可以重复使用在SOC(SystemonChip)和复杂ASIC中的电路模块。软核IP(SoftIP)是用可综合硬件描述语言HDL描述的RTL级电路功能块。
优点：设计周期短，设计投入少，与元器件的生产工艺无关，增大了IP的灵活性和适应性，用户可对软核的功能及参数进行剪裁设置。
缺点：在性能上(比如时序、面积、功耗等方面)有较大的不可预知性。另外，有的软核IP是受知识产权保护的。硬核IP固核IP微处理
器核二、EDA的发展概况EDA技术的使用包括电子工程师进行电子系统开发的全过程，以及进行开发涉及的诸多方面。三、EDA技术的特征2.可编程(PLD)数字系统设计EDA软件的功能可以分为两个大类：设计工具和综合工具。设计工具以人机接口环境为主，综合工具用以处理设计目标。按使用平台来分：1.PCB设计工具2.PLD设计工具六、SOC
系统芯片(SOC,SystemonaChip)也称为片上系统，是指把一个完整的系统集成在一个芯片上。在单一硅芯片上集成了数字电路、模拟电路、信号采集和转换电路、存储器、MCU、DSP等，实现了一个系统的功能。七、SOPC八、嵌入式系统CPU核是嵌入式系统的核心，有硬核和软核之分。
嵌入式微处理器软核比硬核使用更加灵活方便。可以根据需
要配置输入/输出接口（PIO）、通信接口（UART)、定时器
（Timer）、片内随机存储器（RAM）、片内只读存储器
（ROM），以及实现片内外通信的总线和总线控制器。3.嵌入式数字信号处理器（DSP）PLD器件二、PLD器件分类四种简单低密度PLD的区别：2.按编程特点分类3.按编程元件和编程工艺分类Altera公司的FPGA/CPLD器件AlteraMAX3000A系列的EPM3128ACPLD开发板第一章Verilog的基本知识1.1硬件描述语言HDL4.为什么要用HDL1.2VerilogHDL的历史1.2.2VerilogHDL的产生及发展1.3VerilogHDL和VHDL的比较区别VHDL

VITAL1.4Verilog目前的应用情况和适用的设计1.5采用VerilogHDL设计复杂数字电路的优点语言输入与原理图输入方式相比的优点：

1、容易把设计移植到不同厂家的不同芯片中去（最大优点是其与工艺无关性）；
2、信号位数容易修改，可以很方便的适应不同规模的应用；
3、VerilogHDL综合器生成标准的电子设计互换格式（EDIF）文件，独立于所采用的实现工艺，方便文档交换与保存；
4、IP（完成某种功能的设计模块）核重用。软核------功能经过验证的、可综合的、实现后电路结构总门数在5000门以上的VerilogHDL模型。

固核------在某一种现场可编程门阵列（FPGA）器件上实现的，经验证是正确的总门数在5000门以上电路结构编码文件。

硬核------在某一种专用半导体集成电路工艺的（ASIC）器件上实现的经验证是正确的总门数在5000门以上的电路结构掩膜。1.6VerilogHDL的设计流程2.自顶向下（Top_Down）的设计思想：模块与系统的关系：
用VerilogHDL设计有点像搭积木，每个模块都是一个积木块，不同的积木块有不同的功能要求（不同模块要实现不同的功能），制作每个积木块的过程就是模块编程，最后把积木块（模块）搭在一起完成整个系统设计。

一个复杂的系统，可以划分成多个小的功能模块。因此系统设计可以按下面3步进行：
把系统划分成模块；
规划各个模块的接口；
对模块编程并连接各模块完成系统设计。1.6.2HDL设计流程综合是指将高层次的设计描述自动转化为较低层次描述的过程。适配（Fitter）仿真（Simulation）小结：

1）采用VerilogHDL设计方法比采用电路图输入的方法更有优越性；

2）在两种符合IEEE标准的硬件描述语言中，VerilogHDL与VHDL相比更加基础、更易掌握；

3）VerilogHDL可用于复杂数字逻辑电路和系统的总体仿真、子系统仿真和具体电路综合等各个设计阶段。第2章Verilog语法的基本概念(1)系统级(system－level)：用语言提供的高级结构能够实现所设计模块的外部性能的模型。
(2)算法级(algorithm－level)：用语言提供的高级结构能够实现