超结半导体器件及其形成方法.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN114122115A(43)申请公布日2022.03.01(21)申请号202210103855.1(22)申请日2022.01.28(71)申请人绍兴中芯集成电路制造股份有限公司地址312000浙江省绍兴市皋埠镇临江路518号(72)发明人梁路王东韩廷瑜(74)专利代理机构上海思微知识产权代理事务所(普通合伙)31237代理人田婷(51)Int.Cl.H01L29/06(2006.01)H01L29/78(2006.01)H01L21/336(2006.01)权利要求书1页说明书6页附图5页(54)发明名称超结半导体器件及其形成方法(57)摘要本发明涉及一种超结半导体器件及其形成方法。该形成方法包括在具有第一掺杂类型的衬底上多次执行外延生长工艺，形成叠加设置的多个子外延层，在一次外延生长工艺结束而下一次外延生长工艺开始前，执行第一掺杂类型离子注入在顶部子外延层中形成位于所述顶部子外延层上部的界面补偿区，所述界面补偿区与多个子外延层之间的界面较近，可以改善多个子外延层中层与层之间的阻抗高于目标值且稳定性差的问题，有助于N柱和P柱的电荷平衡，提升器件耐压性能和成品率。本发明提供的超结半导体器件采用上述形成方法形成，其中多个子外延层中层与层之间的阻抗降低且稳定性提高，有助于提升超结半导体器件的耐压性能和成品率。CN114122115ACN114122115A权利要求书1/1页1.一种超结半导体器件的形成方法，其特征在于，包括：在具有第一掺杂类型的衬底上多次执行外延生长工艺，形成叠加设置的多个子外延层，所述外延生长工艺通过原位掺杂使得每个所述子外延层均具有第一掺杂类型，并且，在一次外延生长工艺结束而下一次外延生长工艺开始之前，对所述衬底上的顶部子外延层执行第一掺杂类型离子注入和第二掺杂类型离子注入；其中，通过执行所述第二掺杂类型离子注入在所述顶部子外延层中形成多个掺杂区，相邻两个所述子外延层中的掺杂区上下位置相对，通过执行所述第一掺杂类型离子注入在所述顶部子外延层中形成界面补偿区，所述界面补偿区位于所述顶部子外延层的上部。2.如权利要求1所述的形成方法，其特征在于，在形成所述多个子外延层之后，所述形成方法还包括：执行热推结，使所述掺杂区和所述界面补偿区的掺杂物被激活，在所述多个子外延层中形成沿平行于所述衬底上表面的方向交替排布的P柱和N柱。3.如权利要求2所述的形成方法，其特征在于，所述热推结采用的温度为900℃~1100℃，热推结时间为10min~30min。4.如权利要求1所述的形成方法，其特征在于，所述界面补偿区从所述顶部子外延层内延伸至所述顶部子外延层的上表面。5.如权利要求1所述的形成方法，其特征在于，所述界面补偿区的下表面高于所述掺杂区的下表面。6.如权利要求5所述的形成方法，其特征在于，所述界面补偿区的下表面高于所述掺杂区的上表面。7.如权利要求1所述的形成方法，其特征在于，所述顶部子外延层中，所述第一掺杂类型离子注入的掺杂剂量小于所述原位掺杂的掺杂剂量。8.如权利要求1所述的形成方法，其特征在于，所述顶部子外延层中，所述第一掺杂类型离子注入的注入深度不超过500nm。9.如权利要求1所述的形成方法，其特征在于，所述第一掺杂类型为N型，所述第二掺杂类型为P型。10.一种超结半导体器件，其特征在于，其制造包括如权利要求1至9任一项所述的超结半导体器件的形成方法，所述超结半导体器件包括衬底和在所述衬底上叠加设置的多个子外延层，所述多个子外延层中，在沿平行于所述衬底上表面的方向形成有交替排布的P柱和N柱。2CN114122115A说明书1/6页超结半导体器件及其形成方法技术领域[0001]本发明涉及半导体技术领域，尤其涉及一种超结半导体器件及其形成方法。背景技术[0002]基于超结结构的半导体器件已在中高压开关转换器领域被广泛采用，相比传统的耐压结构，超级结构通过在常规器件的漂移区形成交替排布的P型区（以下称为P柱）和N型区（以下称为N柱），可以在不折损器件耐压能力的情况下，使漂移区的电阻率更低，从而器件同时可以实现较低的导通电阻。对于超结半导体器件，实现高耐压性能的关键在于保持N柱和P柱的电荷平衡。[0003]一种常用的超结半导体器件的制造过程中，衬底上的外延生长层采用多层外延生长工艺形成，其中在相邻的两次外延生长工艺之间插入光刻和注入P型杂质的工艺，以在最后得到的外延生长层中形成交替排布的P柱和N柱。但是，研究发现，由于在每次外延生长工艺的初始阶段，工艺条件尚不稳定，外延生长层中层与层之间的阻抗高于目标值且稳定性差，导致N柱和P柱的电荷平衡发生偏移，进而造成器件耐压性能下降，成品率下降。发明内容[0004]为了改进多层外延生长工艺，提升超结半导