多晶硅的沉积方法及接触插塞的制造方法.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN114743974A(43)申请公布日2022.07.12(21)申请号202110020532.1(22)申请日2021.01.07(71)申请人中国科学院微电子研究所地址100029北京市朝阳区北土城西路3号申请人真芯（北京）半导体有限责任公司(72)发明人崔锺武金成基熊文娟蒋浩杰李亭亭崔恒玮罗英(74)专利代理机构北京辰权知识产权代理有限公司11619专利代理师金铭(51)Int.Cl.H01L27/108(2006.01)H01L21/768(2006.01)权利要求书1页说明书4页附图2页(54)发明名称多晶硅的沉积方法及接触插塞的制造方法(57)摘要本发明涉及多晶硅的沉积方法及位线/存储节点接触插塞的制造方法。一种多晶硅的沉积方法，包括：提供一待沉积多晶硅的半导体结构；将所述半导体结构置于沉积炉中，升温至T1后，保持恒温，在恒温下进行第一阶段硅沉积；然后按一定速率升温至T2，在升温过程中同时不断沉积硅，完成第二阶段硅沉积；继续使温度保持在T2，保持恒温，在恒温下进行第三阶段硅沉积；其中，T1和T2的范围均为300～650℃，并且T2＞T1。本发明用于凹槽内沉积时具有较高的台阶覆盖率，并且由于在升温过程中完成了部分硅沉积，沉积效率相比现有技术大幅提高。CN114743974ACN114743974A权利要求书1/1页1.一种多晶硅的沉积方法，其特征在于，包括：提供一待沉积多晶硅的半导体结构；将所述半导体结构置于沉积炉中，升温至T1后，保持恒温，在恒温下进行第一阶段硅沉积；然后按一定速率升温至T2，在升温过程中同时不断沉积硅，完成第二阶段硅沉积；继续使温度保持在T2，保持恒温，在恒温下进行第三阶段硅沉积；其中，T1和T2的范围均为300～650℃，并且T2＞T1。2.根据权利要求1所述的沉积方法，其特征在于，T1为300～400℃。3.根据权利要求2所述的沉积方法，其特征在于，T2为400～650℃。4.根据权利要求1‑3任一项所述的沉积方法，其特征在于，所述第二阶段硅沉积时的升温速率为3～8℃/min。5.根据权利要求1所述的沉积方法，其特征在于，所述第一阶段硅沉积、所述第二阶段硅沉积和所述第三阶段硅沉积各自独立地为B或P掺杂硅。6.根据权利要求1或5所述的沉积方法，其特征在于，所述第一阶段硅沉积、所述第二阶段硅沉积和所述第三阶段硅沉积各自独立地采用CVD、ALD或LPCVD。7.根据权利要求1所述的沉积方法，其特征在于，所述第一阶段硅沉积、所述第二阶段硅沉积和所述第三阶段硅沉积各自独立地采用以下硅源中的至少一种：甲硅烷、二氯甲硅烷、乙硅烷、二异丙基氨基硅烷，双(叔丁基氨基)硅烷，双(二乙基胺基)硅烷，六氯乙硅烷，三(二甲基氨基)硅烷，丁基氨基硅烷、二乙基氨基硅烷、二丙基氨基硅烷、六乙基胺基乙硅烷。8.根据权利要求1所述的沉积方法，其特征在于，所述半导体结构为DRAM位线接触孔或DRAM存储节点接触孔。9.一种位线接触插塞的制造方法，其特征在于，包括：在半导体衬底上形成位线接触孔，向所述位线接触孔内沉积多晶硅，沉积方法采用权利要求1‑8任一项所述的沉积方法；其中，所述半导体结构为包括位线接触孔的半导体衬底。10.一种存储节点接触插塞的制造方法，其特征在于，包括：在半导体衬底上形成存储节点接触孔，向所述存储节点接触孔内沉积多晶硅，沉积方法采用权利要求1‑8任一项所述的沉积方法；其中，所述半导体结构为包括存储节点接触孔的半导体衬底。2CN114743974A说明书1/4页多晶硅的沉积方法及接触插塞的制造方法技术领域[0001]本发明涉及半导体生产工艺领域，特别涉及多晶硅的沉积方法及位线/存储节点接触插塞的制造方法。背景技术[0002]在DRAM(DynamicRandomAccessMemory，动态随机存取存储器)器件的制造过程中，需要沉积多晶硅(polysilicon，简称poly)以形成位线接触(Bitlinecontact)导电结构和存储节点接触(Storagenodecontact)导电结构等接触薄膜，这些接触薄膜通常被称为“插塞”。随着集成电路的尺寸微缩，对多晶硅插塞的接触电阻的要求越来越高。若多晶硅沉积时填埋不良会引起接触电阻增加或者孔洞产生，导致器件产率及品质下降。[0003]现有技术中为了改善多晶硅的填充均匀性，通常采用多阶段恒温沉积，如图1所示的温度随时间变化趋势图，从室温升温至t1后，保持恒温，进行第一阶段硅沉积，之后再升温至t2，保持恒温，进行第二阶段硅沉积，最后升温至t3，保持恒温，进行第三阶段硅沉积。这种方法虽然能改善台阶覆盖率，但是工艺时间过长，生产效率低。[0004]为此，特提出本发明。发明内容[0005]本发明的主要目的在于