具有改进性能结构的屏蔽栅沟槽式半导体功率器件.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115832021A(43)申请公布日2023.03.21(21)申请号202211740268.XH01L29/78(2006.01)(22)申请日2022.12.16(30)优先权数据17/715,0892022.04.07US(71)申请人娜美半导体有限公司地址中国台湾新北市中和区中正路637巷1号申请人深圳市迪浦电子有限公司(72)发明人徐琳(74)专利代理机构上海申汇专利代理有限公司31001专利代理师翁若莹(51)Int.Cl.H01L29/40(2006.01)H01L29/06(2006.01)权利要求书3页说明书11页附图27页(54)发明名称具有改进性能结构的屏蔽栅沟槽式半导体功率器件(57)摘要本发明公开了一种新型的、具有改进的比导通电阻和雪崩能力结构的屏蔽栅沟槽式(SGT)MOSFET，所述的SGTMOSFET包括一个有源区和一个边缘终端区，其中，位于氧化层电荷平衡区(OCB)的外延层为多阶梯外延(MSE)层，边缘终端区具有多个沟槽场板，围绕栅沟槽底部周围的电场降低区的掺杂浓度低于MSE层的底部外延层。此外，在一些优选实施例中，在OCB区引入多阶梯侧壁氧化层(MSO)结构，并在OCB区下方的缓冲区中引入掺杂浓度低于MSE层的缓冲外延层，以进一步降低器件的比导通电阻、增强器件的坚固性。CN115832021ACN115832021A权利要求书1/3页1.一种屏蔽栅沟槽式(SGT)MOSFET，所述SGTMOSFET形成在具有第一导电类型的外延层内，所述外延层位于所述的具有第一导电类型的衬底之上，其进一步包括：多个位于有源区的栅沟槽，其被具有所述第一导电类型的源区所包围，所述源区位于具有第二导电类型的体区中，并接近所述外延层的上表面，其中，每个所述的栅沟槽都包括一个栅极和一个屏蔽栅极；所述屏蔽栅极与所述外延层间通过第一绝缘层实现绝缘，所述栅极与所述外延层间通过栅氧化层实现绝缘，所述屏蔽栅极与所述栅极间通过多晶硅间氧化层(IPO)实现绝缘，所述栅氧化层围绕所述栅极，且所述栅氧化层的厚度小于所述第一绝缘层；一个氧化层电荷平衡(OCB)区，形成于两相邻的所述栅沟槽之间、所述体区下方和所述屏蔽栅电极的底部上方。一个缓冲区，形成于所述衬底和所述OCB区之间；所述体区，所述屏蔽栅极和所述源区，通过多个沟槽式接触区连至源金属；位于所述OCB区的所述外延层，具有多阶梯外延(MSE)层结构，其掺杂浓度沿所述栅沟槽侧壁、自所述屏蔽栅极的底部至所述体区方向呈阶梯式递减，其中每个所述的多阶梯外延层都具有均匀的掺杂浓度；所述SGTMOSFET还进一步包括一个具有多个边缘沟槽的边缘终端区；一个沟槽场板，位于每个所述的边缘沟槽内，所述沟槽场板与所述外延层间通过第二绝缘层实现绝缘，其中，每个所述边缘沟槽的宽度和深度均大于或等于所述有源区内的每个所述的栅沟槽的宽度和深度；一个电场降低区，其具有所述第一导电类型，并围绕位于所述有源区的每个所述栅沟槽以及位于所述终端区的每个所述边缘沟槽的底部周围，所述电场降低区的掺杂浓度低于位于所述缓冲区的所述外延层的掺杂浓度。2.如权利要求1所述的SGTMOSFET，其特征在于，所述栅极位于所述屏蔽栅极之上。3.如权利要求1所述的SGTMOSFET，其特征在于，所述屏蔽栅极位于沟槽中间，所述栅极围绕所述屏蔽栅极的上部两侧形成。4.如权利要求1所述的SGTMOSFET，其特征在于，位于所述缓冲区内的所述外延层，其掺杂浓度与位于所述OCB区内、所述MSE层的底部外延层相同。5.如权利要求1所述的SGTMOSFET，其特征在于，所述电场降低区可通过实施具有所述第二导电类型掺杂物的离子注入至每个所述栅沟槽和所述边缘沟槽的底部形成，所述离子注入实施于所述栅沟槽和所述边缘沟槽形成之后、所述第一绝缘层和所述第二绝缘层填充分别所述栅沟槽和所述边缘沟槽之前。6.如权利要求1所述的SGTMOSFET，其特征在于，位于所述缓冲区内的所述外延层，其掺杂浓度低于位于所述OCB区内的每一个所述的MSE层。7.如权利要求1所述的SGTMOSFET，其特征在于，所述边缘终端区还进一步包括至少一个具有所述第二导电类型、具有悬浮电压的边缘体区，所述边缘体区位于沟道终止区和所述的多个边缘沟槽之间。8.如权利要求1所述的SGTMOSFET，其特征在于，所述MSE层包括至少两个具有不同掺杂浓度的阶梯外延层：一个掺杂浓度为D1的底部外延层以及一个位于所述底部外延层之上、掺杂浓度为D2的顶部外延层，其中，所述D1和所述D2的关系为D2<D1。2CN115832021A权利要求书2/3页9.如权利要求1所述的SGTMOSFET，其特征在于，所述MSE层包括至少三个具有不同掺杂浓度的阶梯外延层：