一种沟槽型功率器件结构及其制作方法.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115910791A(43)申请公布日2023.04.04(21)申请号202211434683.2(22)申请日2022.11.16(71)申请人绍兴中芯集成电路制造股份有限公司地址312000浙江省绍兴市皋埠镇临江路518号(72)发明人安秋爽徐承福罗顶(74)专利代理机构北京磐华捷成知识产权代理有限公司11851专利代理师翟海青(51)Int.Cl.H01L21/336(2006.01)H01L29/78(2006.01)H01L29/423(2006.01)H01L21/265(2006.01)权利要求书1页说明书7页附图5页(54)发明名称一种沟槽型功率器件结构及其制作方法(57)摘要本发明公开了一种沟槽型功率器件结构及其制作方法，所述方法包括：提供半导体衬底；在半导体衬底上形成具有第一导电类型的外延层；在外延层中形成沟槽；对沟槽的底部执行第一离子注入，注入具有第二导电类型的离子，以在沟槽的底部下方的外延层中形成第二导电类型掺杂区；对沟槽的底部执行第二离子注入，注入具有第一导电类型的离子，以在沟槽的底部下方的外延层中形成第一导电类型掺杂区；其中，第二导电类型掺杂区的深度大于第一导电类型掺杂区的深度，第一导电类型掺杂区用于隔离第二导电类型掺杂区与沟槽。根据本发明提供的沟槽型功率器件结构及其制作方法，通过第一导电类型掺杂区将第二导电类型掺杂区与沟槽隔离，进而提高了沟槽型功率器件结构的耐压。CN115910791ACN115910791A权利要求书1/1页1.一种沟槽型功率器件结构的制作方法，其特征在于，包括以下步骤：提供半导体衬底；在所述半导体衬底上形成具有第一导电类型的外延层；在所述外延层中形成沟槽；对所述沟槽的底部执行第一离子注入，注入具有第二导电类型的离子，以在所述沟槽的底部下方的所述外延层中形成第二导电类型掺杂区；对所述沟槽的底部执行第二离子注入，注入具有第一导电类型的离子，以在所述沟槽的底部下方的所述外延层中形成第一导电类型掺杂区；其中，所述第二导电类型掺杂区的深度大于所述第一导电类型掺杂区的深度，所述第一导电类型掺杂区用于隔离所述第二导电类型掺杂区与所述沟槽。2.如权利要求1所述的方法，其特征在于，所述第一离子注入的能量高于所述第二离子注入的能量，所述第一离子注入的离子浓度高于所述第二离子注入的浓度。3.如权利要求2所述的方法，其特征在于，所述第一离子注入的注入角度与所述半导体衬底的法线的夹角范围为0°～10°，所述第一离子注入的能量范围为300keV～500keV，所述第一离子注入的剂量范围为1E13atom/cm2～2E13atom/cm2。4.如权利要求2所述的方法，其特征在于，所述第二离子注入的注入角度与所述半导体衬底的法线的夹角范围为0°～10°，所述第二离子注入的能量范围为30keV～50keV，所述第二离子注入的剂量范围为2E12atom/cm2～5E12atom/cm2。5.如权利要求1所述的方法，其特征在于，所述第一导电类型的外延层和所述第一导电类型掺杂区的导电类型为N型，所述第二导电类型掺杂区的导电类型为P型。6.如权利要求1所述的方法，其特征在于，所述第二导电类型掺杂区的掺杂浓度大于所述第一导电类型的外延层的掺杂浓度，所述第一导电类型掺杂区的掺杂浓度大于或等于所述第一导电类型的外延层的掺杂浓度。7.如权利要求1所述的方法，其特征在于，在对所述沟槽的底部执行第一离子注入之前，还包括形成图案化的掩膜层的步骤，所述图案化的掩膜层用于执行所述第一离子注入以及所述第二离子注入。8.如权利要求1所述的方法，其特征在于，所述沟槽型功率器件结构包括超结SGT结构。9.一种沟槽型功率器件结构，其特征在于，包括：半导体衬底；所述半导体衬底上形成有具有第一导电类型的外延层；所述外延层中形成有沟槽；所述沟槽的底部下方的所述外延层中形成有具有第一导电类型离子的第一导电类型掺杂区和具有第二导电类型离子的第二导电类型掺杂区；其中，所述第二导电类型掺杂区的深度大于所述第一导电类型掺杂区的深度，所述第一导电类型掺杂区用于隔离所述第二导电类型掺杂区与所述沟槽。10.如权利要求9所述的沟槽型功率器件结构，其特征在于，所述第二导电类型掺杂区的掺杂浓度大于所述第一导电类型的外延层的掺杂浓度，所述第一导电类型掺杂区的掺杂浓度大于或等于所述第一导电类型的外延层的掺杂浓度。2CN115910791A说明书1/7页一种沟槽型功率器件结构及其制作方法技术领域[0001]本发明涉及半导体领域，具体而言涉及一种沟槽型功率器件结构及其制作方法。背景技术[0002]SGT(ShieldGateTrench，屏蔽栅沟槽)MOSFET是一种新型的功率半导体器件，具有传统深沟槽MOSFET