一种屏蔽栅功率器件及其制作方法.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115939176A(43)申请公布日2023.04.07(21)申请号202310071474.4(22)申请日2023.02.07(71)申请人无锡市晶源微电子股份有限公司地址214028江苏省无锡市新吴区锡锦路5号(72)发明人朱伟民聂卫东谈威马晓辉(74)专利代理机构无锡市观知成专利商标代理事务所(特殊普通合伙)32591专利代理师陈丽丽(51)Int.Cl.H01L29/06(2006.01)H01L29/423(2006.01)H01L29/78(2006.01)H01L21/336(2006.01)权利要求书2页说明书9页附图3页(54)发明名称一种屏蔽栅功率器件及其制作方法(57)摘要本发明涉及半导体技术领域，具体公开了一种屏蔽栅功率器件及其制作方法，包括：元胞结构和终端结构，元胞结构包括自下而上依次设置的漏极金属、第一导电类型衬底层、第一导电类型外延层和源极金属；第一导电类型外延层与源极金属接触的表面设置P‑base区、P‑plus区和N‑plus区，P‑base区位于沟槽结构的两侧；第一导电类型外延层内纵向设置沟槽结构和掺杂柱结构，掺杂柱结构包括位于元胞结构的两侧边缘位置的第一导电类型柱，第一导电类型柱的下端与第一导电类型衬底层连接，第一导电类型柱的掺杂浓度高于所述第一导电类型外延层的掺杂浓度。本发明提供的屏蔽栅功率器件提升了器件的可靠性。CN115939176ACN115939176A权利要求书1/2页1.一种屏蔽栅功率器件，其特征在于，包括：元胞结构和环绕所述元胞结构设置的终端结构，所述元胞结构包括自下而上依次设置的漏极金属、第一导电类型衬底层、第一导电类型外延层和源极金属；所述第一导电类型外延层与所述源极金属接触的表面设置P‑base区、P‑plus区和N‑plus区，所述P‑base区位于沟槽结构的两侧，所述P‑plus区和N‑plus区均位于所述P‑base区内，且所述N‑plus区靠近所述沟槽结构，所述P‑plus区远离所述沟槽结构，所述P‑plus区的上表面以及所述N‑plus区背离所述沟槽结构的侧面均与所述源极金属接触，所述N‑plus区的上表面以及所述沟槽结构的上表面均设置隔离氧化层，所述源极金属位于所述隔离氧化层上；所述第一导电类型外延层内纵向设置沟槽结构和掺杂柱结构，所述掺杂柱结构包括位于所述元胞结构的两侧边缘位置的第一导电类型柱，所述沟槽结构位于所述元胞结构的中心位置，所述第一导电类型柱位于所述沟槽结构的两侧，所述第一导电类型柱的上端与所述P‑base区连接，所述第一导电类型柱的下端与所述第一导电类型衬底层连接，所述第一导电类型柱的掺杂浓度高于所述第一导电类型外延层的掺杂浓度。2.根据权利要求1所述的屏蔽栅功率器件，其特征在于，所述沟槽结构包括下沟槽和上沟槽，所述下沟槽内填充源极多晶硅，所述上沟槽内填充栅极多晶硅，所述下沟槽和所述上沟槽之间设置氧化物绝缘层，所述下沟槽的侧壁厚度大于所述上沟槽的侧壁厚度。3.根据权利要求2所述的屏蔽栅功率器件，其特征在于，所述氧化物绝缘层的厚度范围为1000Å~50000Å，所述下沟槽的侧壁厚度范围为1000Å~5000Å，所述上沟槽的侧壁厚度范围为400Å~1000Å。4.根据权利要求1所述的屏蔽栅功率器件，其特征在于，所述第一导电类型柱的宽度范围为0.1μm~0.5μm，所述第一导电类型柱的高度范围为2μm~5μm。5.根据权利要求1所述的屏蔽栅功率器件，其特征在于，所述第一导电类型柱的掺杂浓16‑317‑316‑3度范围为5×10cm~5×10cm，所述第一导电类型外延层的掺杂浓度范围为1×10cm16‑3~5×10cm。6.根据权利要求1所述的屏蔽栅功率器件，其特征在于，所述沟槽结构的深度范围为1μm~4μm，宽度范围为0.3μm~0.5μm，刻蚀角度范围为80°~90°。7.根据权利要求1至6中任意一项所述的屏蔽栅功率器件，其特征在于，所述屏蔽栅功率器件为N型半导体器件，第一导电类型为N型，所述第一导电类型柱和第一导电类型外延层的掺杂元素均为P元素。8.一种屏蔽栅功率器件的制作方法，用于制作权利要求1至7中任意一项所述的屏蔽栅功率器件，其特征在于，所述屏蔽栅功率器件的制作方法包括：提供第一导电类型衬底层；在所述第一导电类型衬底层上表面制备第一导电类型外延层；在所述第一导电类型外延层内制备第一导电类型柱，所述第一导电类型柱形成为掺杂柱结构，所述第一导电类型柱的掺杂浓度高于所述第一导电类型外延层的掺杂浓度；在所述第一导电类型外延层的表面通过刻蚀工艺形成沟槽结构，所述第一导电类型柱位于所述沟槽结构的两侧；在所述第一导电类型外延层的表面通过离子注入工艺形成P‑base区，并在所述P‑ba