一种共漏双MOSFET结构的制作方法.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115995391A(43)申请公布日2023.04.21(21)申请号202310286760.2(22)申请日2023.03.23(71)申请人无锡沃达科半导体技术有限公司地址214000江苏省无锡市新吴区菱湖大道200号中国物联网国际创新园G8-401(72)发明人潘继(74)专利代理机构江苏瀛恒律师事务所32601专利代理师曾昭昱(51)Int.Cl.H01L21/336(2006.01)H01L29/78(2006.01)权利要求书1页说明书4页附图10页(54)发明名称一种共漏双MOSFET结构的制作方法(57)摘要本发明提供了一种共漏双MOSFET结构的制作方法，其优化共漏MOSFET的源到源的导通电阻值，降低了生产难度和成本的同时，能够制造出厚氧化层的厚度较薄、沟渠的宽度较小的共漏双MOSFET结构，在门级1（G1）和门级2（G2）之间的核心部分厚氧化层完全是由硅晶体氧化而成，核心区不需要Mask遮挡，Mask的精度要求比以前做法中的Mask要低，且更方便于制造更小沟渠宽度的C2C共漏极金属场效应管，能够制造出核心厚氧化层IPO的厚度较薄、各栅极（G1，G2）沟槽较窄，整体沟渠的宽度（G1+IPO+G2）较小的共漏双MOSFET结构，有效降低了小沟渠的制造难度。CN115995391ACN115995391A权利要求书1/1页1.一种共漏双MOSFET结构的制作方法，其特征在于：其包括以下步骤：步骤S1、在N‑外延上生长薄氧化物；步骤S2、在薄氧化物上沉积厚氧化物；步骤S3、在硬模上沉积PR层；步骤S4、PR层刻蚀、氧化物刻蚀、沟槽硅刻蚀同时暴露沟槽；步骤S5、祛除PR；硅圆孔蚀刻；步骤S6、移除硬模，侧壁成型氧化层，形成核心部分成型双层氧化层；步骤S7、核心部分外沟槽PR沉积和OXP掩膜曝光；步骤S8、核心部分侧壁氧化层刻蚀；祛除PR；步骤S9、栅极氧化层生长；步骤S10、多晶硅沉积,多晶硅CPM刻蚀，并停留在硅表面上；步骤S11、本体植入；步骤S12、PR沉积和源掩模曝光并植入源；祛除PR并形成源；步骤S13、LTO和BPSG沉积；步骤S14、PR沉积，接触面曝光，LTO/BPSG蚀刻；步骤S15、祛除PR、硅接触蚀刻；步骤S16、阻挡金属Ti/TiN沉积，钨沉积，AlCuMetal1沉积；步骤S17、PR沉积，Metal1面曝光，Metal1蚀刻，祛除PR；步骤S18、钝化沉积，PR沉积，钝化层PR曝光，钝化蚀刻，剥离钝化层PR；步骤S19、Metal2沉积，PR沉积，Metal2PR曝光，Metal2蚀刻，剥离Metal2PR；步骤S20、钝化层沉积，PR沉积，钝化层PR曝光,钝化层蚀刻，剥离PR，成型MOSFET结构。2.根据权利要求1所述的一种共漏双MOSFET结构的制作方法，其特征在于：步骤S6中，移除硬模，侧壁成型0.1μm氧化层，形成核心部分成型双层0.2μm氧化层（IPO）。3.根据权利要求1所述的一种共漏双MOSFET结构的制作方法，其特征在于：步骤S8中，核心部分0.1μm核心氧化层刻蚀。2CN115995391A说明书1/4页一种共漏双MOSFET结构的制作方法技术领域[0001]本发明涉及微电子行业有机基板的技术领域，具体涉及一种共漏双MOSFET结构的制作方法。背景技术[0002]目前传统共漏MOSFET对导通时候，电流需要从一侧的通道先通过EPI层达到介质层，然后通过介质层和背面的厚铜（或厚银）传到另一侧的FET。因为电流所通过的区域电阻率都很高，所以传统结构的共漏MOSFET对的导通电阻不能很好优化。[0003]因为介质层的电阻率很高，所以传统的共漏MOSFET对在封装之前需要将晶圆片减薄到很薄的程度，这样的减薄工艺需要很特殊的机台才能生产。[0004]同时，为了达到所需要的低阻值，一侧的FET1和对应的FET2需要相对比较大的宽度。例如现在应用广泛的共漏MOSFET的FET1和FET2的宽度至少是300μm，这样电流需要在介质层和背面厚金属中传输最多600μm才能到达另外一侧的FET。[0005]不仅如此，因为背面厚铜的电阻率远小于介质层，大部分电流会通过厚铜传输，所以传统工艺需要在已经很薄的晶圆背面再增加很厚的金属，因为金属和硅晶圆的热膨胀系数不同，生产过程中很容易产生晶圆的翘曲，同时成品的MOSFET也会有机械应力的问题。传统工艺在这些工艺限制和生产困难下不得不牺牲一定的导通电阻值来换取工艺的可行性。[0006]本申请人发明了一种共漏双MOSFET结构，见图1，在门级1(栅极沟槽1）（G1）和门级2(栅极沟槽2）（G2）之间的厚氧化层(IPO)是先将高密度等离子体氧化物沉积(HDP)填充整个沟渠，然后使用Ma