纳米线阵列围栅MOSFET结构及其制作方法.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN108364910A(43)申请公布日2018.08.03(21)申请号201810143686.8(22)申请日2018.02.11(71)申请人中国科学院微电子研究所地址100029北京市朝阳区北土城西路3号(72)发明人徐秋霞周娜李俊峰洪培真许高博孟令款贺晓彬陈大鹏叶甜春(74)专利代理机构中科专利商标代理有限责任公司11021代理人任岩(51)Int.Cl.H01L21/8238(2006.01)H01L27/092(2006.01)权利要求书2页说明书8页附图3页(54)发明名称纳米线阵列围栅MOSFET结构及其制作方法(57)摘要本发明公开了一种纳米线阵列围栅MOSFET结构及其制作方法。其中，该制作方法包括：在衬底上形成由浅沟槽隔离区分隔开的N型MOSFET区域和/或P型MOSFET区域；在衬底上光刻出纳米线图案，并交替采用各向异性和各向同性等离子体刻蚀形成多层纳米线堆叠的硅纳米线阵列结构；在硅纳米线阵列结构的每个纳米线上形成牺牲氧化层，以调控纳米线的形状，然后去除牺牲氧化层；对于P型MOSFET区域，在硅纳米线上进行SiGe选择外延生长，SiGe上可选择覆盖Si膜作为保护膜，然后进行浓缩氧化，得到SiGe纳米线阵列结构；以及在纳米线阵列结构的周围制作高K栅介质层和金属栅层。该纳米线阵列围栅MOSFET结构既保留了Si纳米线围栅NMOSFET电子的良好迁移率，又提高了SiGe纳米线围栅PMOSFET的空穴迁移率。CN108364910ACN108364910A权利要求书1/2页1.一种纳米线阵列围栅MOSFET结构的制作方法，包括：在衬底上形成由浅沟槽隔离区分隔开的N型MOSFET区域和/或P型MOSFET区域，在所述衬底上淀积SiO2/α-Si硬掩膜；在衬底上光刻出纳米线图案，并重复交替采用各向异性和各向同性等离子体刻蚀形成多层纳米线堆叠的硅纳米线阵列结构；在硅纳米线阵列结构的每个硅纳米线上形成牺牲氧化层，以调控纳米线的尺寸及形状，然后去除牺牲氧化层；对于P型MOSFET区域，在硅纳米线上进行SiGe选择外延生长，SiGe上可选择覆盖Si膜作为保护膜，然后在设定温度下进行浓缩氧化，得到Ge高含量的SiGe纳米线阵列结构；以及在纳米线阵列结构中制作高K栅介质层和金属栅层；所述金属栅层包括第一金属栅层和第二金属栅层，第一金属栅层采用各向同性的等离子体掺杂N型(NMOSFET)和/或P型(PMOSFET)掺杂剂，第二金属栅层覆盖第一金属栅层并进行退火处理，形成界面偶极子，调节有效功函数。2.根据权利要求1所述的制作方法，其中，所述在纳米线阵列结构中制作高K栅介质层和金属栅层包括：在N型MOSFET区域和/或P型MOSFET区域的衬底上方形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区；去除N型MOSFET区域和/或P型MOSFET区域中的假栅叠层以在栅极侧墙内侧形成各自的栅极开口，使纳米线阵列结构的表面露出；在N型MOSFET区域和/或P型MOSFET区域各自的栅极开口处依次形成界面氧化物层、高K栅介质层与第一金属栅层；以及分别对N型MOSFET区域和P型MOSFET区域中的一个进行掩蔽，对另一个利用各向同性的等离子体掺杂在第一金属栅层中掺杂N型或P型掺杂剂，并控制等离子体的能量，使得掺杂的离子仅仅分布在第一金属栅层中，并根据期望的阈值电压控制掺杂剂量，第二金属栅层覆盖第一金属栅层并进行退火处理，形成界面偶极子，调节有效功函数。3.根据权利要求2所述的制作方法，其中：所述交替采用各向异性和各向同性等离子体刻蚀形成多层纳米线堆叠的纳米线阵列结构的步骤中还包括：钝化步骤，该钝化步骤为：每步刻蚀后采用等离子体氧化暴露的纳米线结构的表面，以形成钝化膜；以及采用CF4各向异性等离子体去除衬底表面的钝化膜，以利后续刻蚀的顺利进行；和/或所述在形成高K栅介质层之后，在形成第一金属栅层之前还包括如下步骤：在完成高K栅介质层的制作后进行退火处理，以改善高K栅介质层的质量。4.根据权利要求2所述的制作方法，其中，所述在N型MOSFET区域和/或P型MOSFET区域的衬底上方形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区的步骤之后，还包括：形成硅化区，位于各自的源/漏区的表面；以及形成层间介质层，覆盖在各自的源/漏区的上方、栅极侧墙外表面周围以及假栅叠层的上方；所述假栅叠层包括：假栅介质和假栅导体，并且利用化学机械抛光平坦化层间介质层的表面并暴露假栅导体的顶部表面。5.根据权利要求2所述的制作方法，其中，所述进行退火处理的条件如下：退火温度为2CN108364910A权利要求书2/2页350℃-450℃，退火时间为20min-90min。6.根据权利要求1