一种半导体结构及其制造方法.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN116013850A(43)申请公布日2023.04.25(21)申请号202211591570.3(22)申请日2022.12.12(66)本国优先权数据202211395481.12022.11.09CN(71)申请人合肥晶合集成电路股份有限公司地址230012安徽省合肥市新站区合肥综合保税区内西淝河路88号(72)发明人胡万春张留杰伏亚楠(74)专利代理机构上海光华专利事务所(普通合伙)31219专利代理师吴向青(51)Int.Cl.H01L21/768(2006.01)权利要求书2页说明书7页附图7页(54)发明名称一种半导体结构及其制造方法(57)摘要本发明公开了一种半导体结构及其制造方法，属于半导体技术领域。所述半导体结构至少包括：在衬底上依次设置的连接层、接触孔蚀刻停止层、层间介质层和多层掺杂层；第一凹部，设置在所述掺杂层中，且由所述第一凹部开口一侧至底壁一侧，所述第一凹部的径向长度逐渐减小；第二凹部，延伸入部分所述层间介质层中，所述第二凹部的侧壁垂直设置；第三凹部，设置在所述第二凹部底部，且所述第三凹部延伸入部分所述连接层，由所述第三凹部的开口一侧至底壁一侧，所述第三凹部的径向长度逐渐减小；以及导电结构，设置在所述第一凹部、所述第二凹部和所述第三凹部中。通过本发明提供的一种半导体结构的制造方法，可提高半导体器件的电性能。CN116013850ACN116013850A权利要求书1/2页1.一种半导体结构，其特征在于，包括：衬底；连接层，设置在所述衬底上；接触孔蚀刻停止层，设置在所述连接层上；层间介质层，设置在所述接触孔蚀刻停止层上；多层掺杂层，设置在所述层间介质层上；第一凹部，设置在所述掺杂层中，且由所述第一凹部开口一侧至底壁一侧，所述第一凹部的径向长度逐渐减小；第二凹部，设置在所述第一凹部底部，且所述第一凹部延伸入部分所述层间介质层中，所述第二凹部的侧壁垂直设置；第三凹部，设置在所述第二凹部底部，且所述第三凹部穿过所述层间介质层、所述接触孔蚀刻停止层和部分所述连接层，由所述第三凹部的开口一侧至底壁一侧，所述第三凹部的径向长度逐渐减小；以及导电结构，设置在所述第一凹部、所述第二凹部和所述第三凹部中。2.根据权利要求1所述的半导体结构，其特征在于，所述导电结构位于掺杂区上，所述第二凹部的底部所在平面高于栅极顶部所在平面。3.根据权利要求1所述的半导体结构，其特征在于，所述第一凹部的侧壁呈弧形设置。4.根据权利要求1所述的半导体结构，其特征在于，所述第一凹部侧壁的倾斜角大于所述第三凹部侧壁的倾斜角。5.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括硬掩模层，且所述硬掩模层位于所述掺杂层上。6.一种半导体结构的制造方法，其特征在于，至少包括以下步骤：提供一衬底，且所述衬底上依次设置有连接层、接触孔蚀刻停止层和层间介质层；在所述层间介质层上设置多层掺杂层；蚀刻所述掺杂层，形成第一凹部，且由所述第一凹部开口一侧至底壁一侧，所述第一凹部的径向长度逐渐减小；蚀刻所述第一凹部底部的部分所述层间介质层，形成第二凹部，且所述第二凹部的侧壁垂直设置；蚀刻所述第二凹部底部的所述层间介质层、所述接触孔蚀刻停止层和部分所述连接层，形成第三凹部，且由所述第三凹部的开口一侧至底壁一侧，所述第三凹部的径向长度逐渐减小；以及在所述第一凹部、所述第二凹部和所述第三凹部内沉积导电材料，形成导电结构。7.根据权利要求6所述的半导体结构的制造方法，其特征在于，随着所述掺杂层高度的增加，所述掺杂层中的离子掺杂浓度增加。8.根据权利要求6所述的半导体结构的制造方法，其特征在于，通过反应离子蚀刻的方式蚀刻所述掺杂层。9.根据权利要求6所述的半导体结构的制造方法，其特征在于，通过等离子体蚀刻的方式，蚀刻所述第一凹部底部的部分所述层间介质层，形成所述第二凹部，蚀刻所述第二凹部底部的所述层间介质层、所述接触孔蚀刻停止层和部分所述连接层，形成第三凹部。2CN116013850A权利要求书2/2页10.根据权利要求9所述的半导体结构的制造方法，其特征在于，在形成所述第二凹部的过程中，蚀刻气体的比值不变，蚀刻的源功率与偏置功率的比值保持不变。11.根据权利要求9所述的半导体结构的制造方法，其特征在于，在形成所述第三凹部的过程中，随着蚀刻深度的增加，降低碳氟气体和氧气气体的比例，或降低源功率与偏置功率的比值。3CN116013850A说明书1/7页一种半导体结构及其制造方法技术领域[0001]本发明属于半导体结构制作领域，特别涉及一种半导体结构及其制造方法。背景技术[0002]随着芯片集成度的提高和特征尺寸的减小，接触孔的深宽比(AspectRatio，AR)变得原来越大。当在接触孔内沉积金属