清华数字电路时序逻辑电路.pptx

2024/2/8本章主要内容6.1概述特点：可以用三个方程组来描述6.1概述6.1概述例6.1串行加法器电路如图6.1.2所示，写出其输出方程、驱动方程和状态方程三、时序逻辑电路的分类：在穆尔型时序逻辑电路中，输出信号仅仅取决于存储电路的状态，故穆尔型电路只是米利型电路的特例而已，可表述为6.2.时序逻辑电路的分析方法2.把得到的驱动方程代入相应触发器的特性方程中，就可以得到每个触发器的状态方程，由这些状态方程得到整个时序逻辑电路的方程组；例6.2.1试分析图6.2.1所示的时序逻辑电路的逻辑功能，写出它的驱动方程、状态方程和输出方程，写出电路的状态转换表，画出状态转换图和时序图。（2)状态方程：6.2.2时序逻辑电路的状态转换表、状态转换图、状态机流程图和时序图此电路没有输入变量，属于穆尔型的时序逻辑电路，输出端的状态只决定于电路的初态。由状态转换表可知，为七进制加法计数器，Y为进位脉冲的输出端。二、状态转换图：三、时序图：例6.2.2分析图6.2.4所示的时序逻辑电路的功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。（2）状态方程(4）状态转换表：可以合成一个状态转换表为：故此电路为有输入控制的逻辑电路，为可控计数器，A＝0为加法计数器，A＝1为减法计数器。*6.2.3异步时序逻辑电路的分析方法解：（1）驱动方程：（2）JK的特性方程为(3)输出方程：(5)状态转换表(6)状态转换图（7)时序图：6.3若干常用的时序逻辑电路一、寄存器（数码寄存器）RD为清零端移位寄存器不仅具有数码存储功能，还具有移位的功能，即在移位脉冲的作用下，依次左移或右移。故移位寄存器除了寄存代码外，还可以实现数据的串行－并行转换、数值运算以及数据处理等。因为触发器由传输延迟时间tpd，所以在CLK↑到达时，各触发器按前一级触发器原来的状态翻转。其状态表为其波形图为2.由JK触发器构成的移位寄存器3.双向移位寄存器74LS194A：其中：图6.3.6例6.3.1试分析图6.3.7所示电路的分频系数为多少。输出端为箭头所示。6.3.2计数器一、同步计数器图6.3.8为4位同步二进制计数器的逻辑电路。每个触发器都是联成T触发器。b.状态方程：d.状态转换表：e.状态转换图：f.时序图：g.逻辑功能:*中规模集成的4位同步二进制计数器74161(74LS161):(2)减法计数器：电路和状态表如图6.3.10所示每个触发器都是联成T触发器。(3)可逆计数器－74LS191其中：LD－异步置数端；S－计数控制端U/D－加减计数控制端；C/B－进位/借位输出端D0～D3－预置数输入端；Q0～Q3－计数输出端注：74LS193为双时钟加/减计数器，一个时钟用作加法计数脉冲，一个时钟用作减法计数脉冲，其图形符号和功能表如图6.3.12所示。基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。a.驱动方程：b.状态方程和转换图为：*中规模集成同步十进制计数器74160(74LS160):②减法计数器驱动方程：状态转化图为：③十进制可逆计数器74LS190：二、异步计数器图6.3.17是由JK触发器构成的异步3位二进制加法计数器的逻辑电路。波形如图所示②异步二进制减法计数器图6.3.18是由JK触发器构成的异步3位二进制加法计数器的逻辑电路。波形如图所示2.异步十进制计数器由JK触发器构成的异步十进制计数器,其逻辑电路如图6.3.19所示，其状态表及时序图与同步十进制计数器相同。*二－五－十进制异步计数器74LS290:其逻辑符号及功能表如图6.3.21所示三、任意进制计数器的构成方法1.M<N的情况a.置零法：例6.3.2利用置零法将十进制的74160接成六进制计数器。其接线图如图6.3.22所示，波形如图6.3.23所示例6.3.3如图6.3.24所示逻辑电路是由74161构成的计数器，试分析为几进制计数器？画出状态表、状态转换图和时序图。状态转换图：例6.3.4试用置零法由74LS161构成12进制计数器，画出时序图。可实现的电路为如图6.3.26（a）所示，其时序图为（b）所示注：由于清零信号随着计数器被清零而立即消失，其持续的时间很短，有时触发器可能来不及动作（复位），清零信号已经过时，导致电路误动作，故置零法的电路工作可靠性低。为了改善电路的性能，在清零信号产生端和清零信号输入端之间接一基本RS触发器，如图6.3.27所示。b.置数法：注：同步置零法的初态一定是S0，而置数法的初态可以使任何一个状态，只要跳过M－N个状态即可例6.3.5图6.3.28所示电路是可变计数器。试分析当控制变量A为1和0时电路为几进制计数器。画出各自的时序波形。由状态表可知，A＝0为10进制计数器，A＝1为12