数字电路与逻辑设计习题时序逻辑电路.docx

第六章时序逻辑电路

选择题
1．同步计数器和异步计数器比较，同步计数器的显著优点是。
A.工作速度高B.触发器利用率高C.电路简单D.不受时钟CP控制。
2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。
A.4B.5C.9D.20
3．下列逻辑电路中为时序逻辑电路的是。
A.变量译码器B.加法器C.数码寄存器D.数据选择器
4.N个触发器可以构成最大计数长度（进制数）为的计数器。
A.NB.2NC.N2D.2N
5.N个触发器可以构成能寄存位二进制数码的寄存器。
A.N-1B.NC.N+1D.2N
6．五个D触发器构成环形计数器，其计数长度为。
A.5B.10C.25D.32
7．同步时序电路和异步时序电路比较，其差异在于后者。
A.没有触发器B.没有统一的时钟脉冲控制
C.没有稳定状态D.输出只与内部状态有关
8．一位8421BCD码计数器至少需要个触发器。
A.3B.4C.5D.10
9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用级触发器。
A.2B.3C.4D.8
10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。
A.1B.2C.4D.8
11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。
A.2B.6C.7D.8E.10
12．某电视机水平-垂直扫描发生器需要一个分频器将31500HZ的脉冲转换为60HZ的脉冲，欲构成此分频器至少需要个触发器。
A.10B.60C.525D.31500
13．某移位寄存器的时钟脉冲频率为100KHZ，欲将存放在该寄存器中的数左移8位，完成该操作需要时间。
A.10μSB.80μSC.100μSD.800ms
14.若用JK触发器来实现特性方程为，则JK端的方程为。
A.J=AB，K=B.J=AB，K=C.J=，K=ABD.J=，K=AB
15．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要片。
A.3B.4C.5D.10
16．若要设计一个脉冲序列为1101001110的序列脉冲发生器，应选用个触发器。
A.2B.3C.4D.10

判断题（正确打√，错误的打×）
1．同步时序电路由组合电路和存储器两部分组成。（）
2．组合电路不含有记忆功能的器件。（）
3．时序电路不含有记忆功能的器件。（）
4．同步时序电路具有统一的时钟CP控制。（）
5．异步时序电路的各级触发器类型不同。（）
6．环形计数器在每个时钟脉冲CP作用时，仅有一位触发器发生状态更新。（）
7．环形计数器如果不作自启动修改，则总有孤立状态存在。（）
8．计数器的模是指构成计数器的触发器的个数。（）
9．计数器的模是指对输入的计数脉冲的个数。（）
10．D触发器的特征方程Qn+1=D，而与Qn无关，所以，D触发器不是时序电路。（）
11．在同步时序电路的设计中，若最简状态表中的状态数为2N，而又是用N级触发器来实现其电路，则不需检查电路的自启动性。（）
12．把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（）
13．同步二进制计数器的电路比异步二进制计数器复杂，所以实际应用中较少使用同步二进制计数器。（）
14．利用反馈归零法获得N进制计数器时，若为异步置零方式，则状态SN只是短暂的过渡状态，不能稳定而是立刻变为0状态。（）

填空题
1．寄存器按照功能不同可分为两类：寄存器和寄存器。
2．数字电路按照是否有记忆功能通常可分为两类：、。
3．由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。
4．时序逻辑电路按照其触发器是否有统一的时钟控制分为时序电路和
时序电路。
四、试分析图题四所示的时序电路（步骤要齐全）。

图题四
五、试分析图题五所示的时序电路（步骤要齐全）

图题五
试用74LS90构成28进制计数器（要求用8421BCD码）。
七、试分析图题七所示（a）、（b）两个电路，画出状态转换图，并说明是几进制计数器。

图题七
试分别采用“反馈归零法”和“预置法”，用74LS163构成8进制计数器，要求：输出8421BCD码。

第六章答案
选择题
A
D
C
D
B
A
B
B
B
D
D
A
B
AB
A
C

判断题
1.√2.√3.√4.√5.×
6.×7.√8.×9.×10.×
11.√12.×13.×14.√

填空题
移位数码
组合逻辑电路时序逻辑电路
4
同步异步
四、驱动方程：J0=，K0=1；状态方程：Q0n+1=
J1=Q0n，K1=1；Q1n+1=Q0n
状态转换表：
Q1nQ0nQ1n+1Q0n+10001011010001100状态转换图：
110001

10
逻辑功能：能自启动的同步三进制加法计数器
五、逻辑功