一种沟槽型MOSFET及其制备方法.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115424939A(43)申请公布日2022.12.02(21)申请号202211188398.7(22)申请日2022.09.28(71)申请人杭州芯迈半导体技术有限公司地址310051浙江省杭州市滨江区西兴街道联慧街6号(72)发明人蔡金勇(74)专利代理机构北京成创同维知识产权代理有限公司11449专利代理师蔡纯甄丹凤(51)Int.Cl.H01L21/336(2006.01)H01L29/78(2006.01)H01L29/423(2006.01)权利要求书2页说明书7页附图7页(54)发明名称一种沟槽型MOSFET及其制备方法(57)摘要本申请公开一种沟槽型MOSFET及其制备方法，方法包括：形成从第一掺杂类型的外延层的上表面延伸至其内部的第一沟槽和第二沟槽；形成位于所述第一沟槽下部的第一屏蔽栅介质层和第一屏蔽导体，以及位于所述第二沟槽下部的第二屏蔽栅介质层和第二屏蔽导体；形成位于所述第一屏蔽栅介质层和第一屏蔽导体表面的第一层间介质层，以及位于所述第二屏蔽栅介质层和第二屏蔽导体表面的第二层间介质层；形成位于所述第一沟槽上部的第一栅介质层和第一栅极导体，以及位于所述第二沟槽上部的第二栅介质层和第二栅极导体；以及形成体区、源区及接触区，其中，位于所述第二沟槽内的所述第二栅介质层的介电常数大于所述第一沟槽内的所述第一栅介质层。CN115424939ACN115424939A权利要求书1/2页1.一种沟槽型MOSFET的制备方法，包括：形成从第一掺杂类型的外延层的上表面延伸至其内部的第一沟槽和第二沟槽，其中，所述外延层包括第一区域和第二区域，所述第一沟槽位于所述第一区域内，所述第二沟槽位于所述第二区域内；形成位于所述第一沟槽下部的第一屏蔽栅介质层和第一屏蔽导体，以及位于所述第二沟槽下部的第二屏蔽栅介质层和第二屏蔽导体；形成位于所述第一屏蔽栅介质层和第一屏蔽导体表面的第一层间介质层，以及位于所述第二屏蔽栅介质层和第二屏蔽导体表面的第二层间介质层；形成位于所述第一沟槽上部的第一栅介质层和第一栅极导体，以及位于所述第二沟槽上部的第二栅介质层和第二栅极导体；以及于所述外延层中所述第一沟槽和所述第二构槽相邻的两侧，形成体区、源区及接触区，其中，所述源区为第一掺杂类型，所述体区和所述接触区为第二掺杂类型；其中，位于所述第二沟槽内的所述第二栅介质层的介电常数大于所述第一沟槽内的所述第一栅介质层。2.根据权利要求1所述的方法，其中，形成第二栅介质层的方法包括：形成覆盖所述第一沟槽内所述第一层间介质层的表面、所述第一沟槽的侧壁、所述第二沟槽内所述第二层间介质层的表面、所述第二沟槽的侧壁以及外延层上表面的第一介质层；形成掩膜，所述掩膜覆盖所述第二沟槽内所述第二层间介质层的表面、所述第二沟槽的侧壁以及第二区域内外延层的表面；经由所述掩膜去除所述第一沟槽内所述第一层间介质层的表面、所述第一沟槽的侧壁以及第一区域内外延层表面的介质层。3.根据权利要求2所述的方法，其中，在形成所述第二栅介质层之后，在所述第一沟槽上部的侧壁，以及所述第一区域内外延层的表面进行氧化，形成所述第一栅介质层。4.根据权利要求1所述的方法，其中，在形成源区之后还包括：形成覆盖所述第一栅介质层、所述第一栅极导体、所述第二栅介质层以及所述第二栅极导体的介质层。5.根据权利要求4所述的方法，其中，还包括：形成穿透所述介质层以及源区到达所述接触区的第一导电通道，以及穿透所述介质层到达第二沟槽内第二栅极导体的第二导电通道；所述源极电极经由所述第一导电通道连接至所述接触区，经由所述第二导电通道连接至所述第二沟槽内的第二栅极导体。6.根据权利要求5所述的方法，其中，还包括：形成位于所述介质层上方的源极电极，所述源极电极经由所述第一导电通道连接至所述接触区，经由所述第二导电通道连接至所述第二沟槽内的第二栅极导体。7.一种沟槽型MOSFET，包括：第一掺杂类型的外延层；第一沟槽，从所述外延层的上表面延伸至其内部；第一屏蔽栅介质层，设置于所述第一沟槽下部，並覆盖所述第一沟槽下部的内表面；第一屏蔽导体，设置于所述第一沟槽下部，借由所述第一屏蔽栅介质层与所述外延层2CN115424939A权利要求书2/2页隔离；第一层间介质层，设置于所述第一屏蔽栅介质层表面；第一栅介质层，设置于所述第一沟槽上部，並覆盖所述第一沟槽上部的内表面；第一栅极导体，设置于所述第一沟槽上部，借由所述第一栅介质层和所述外延层隔离；第二沟槽，从所述外延层的上表面延伸至其内部；第二屏蔽栅介质层，设置于所述第二沟槽下部，並覆盖所述第二沟槽下部的内表面；第二屏蔽导体，设置于所述第二沟槽下部，借由所述第二屏蔽栅介质层与所述外延层隔离；第二层间介质层，设置于所述第二屏蔽栅介质