三维存储器件的擦除方法.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN105575431A(43)申请公布日2016.05.11(21)申请号201610084134.5(22)申请日2016.02.07(71)申请人中国科学院微电子研究所地址100029北京市朝阳区北土城西路3#(72)发明人叶甜春(74)专利代理机构北京蓝智辉煌知识产权代理事务所(普通合伙)11345代理人陈红(51)Int.Cl.G11C16/16(2006.01)权利要求书1页说明书5页附图3页(54)发明名称三维存储器件的擦除方法(57)摘要一种三维存储器件擦除方法，包括：步骤1、接收擦除命令；步骤2、判定存储块是否被选中，是则执行步骤3，否则执行步骤4；步骤3、执行奇偶字线交替擦除，随后执行步骤5；步骤4、浮置未选中存储块的所有字线，随后结束；步骤5、验证存储块是否擦除成功，是则结束，否则执行步骤3。依照本发明的三维半导体存储器件擦除方法，使得奇数字线和偶数字线交替选通/浮置，横向电场抑制擦除空穴的移动，使得存储层中电子能够被完全擦除而没有空穴残留，避免了器件失效。CN105575431ACN105575431A权利要求书1/1页1.一种三维存储器件擦除方法，包括：步骤1、接收擦除命令；步骤2、判定存储块是否被选中，是则执行步骤3，否则执行步骤4；步骤3、执行奇偶字线交替擦除，随后执行步骤5；步骤4、浮置未选中存储块的所有字线，随后结束；步骤5、验证存储块是否擦除成功，是则结束，否则执行步骤3。2.如权利要求1的三维存储器件擦除方法，其中，步骤3进一步包括步骤：步骤3a，将存储块拆分为奇数字线组和偶数字线组；步骤3b，擦除奇数字线组的晶体管储电层中的编程电子，浮置偶数字线组的晶体管；步骤3c，擦除偶数字线组的晶体管储电层中的编程电子，浮置奇数字线组的晶体管。3.如权利要求2的三维存储器件擦除方法，其中，步骤3b和步骤3c顺序相反。4.如权利要求2的三维存储器件擦除方法，其中，擦除奇数字线时，衬底施加高电压并且奇数字线对应的栅极施加低电压。5.如权利要求4的三维存储器件擦除方法，其中，衬底施加的逻辑高电压耦合至偶数字线对应的晶体管栅极，产生自衬底向奇数字线对应晶体管栅极的第一电场E，以及与E垂直、自偶数字线栅极指向奇数字线栅极方向的第二电场E’，该第二电场可以抑制擦除空穴的横向移动。6.如权利要求1的三维存储器件擦除方法，其中，存储块包括存储单元串中的N个晶体管，N大于等于2。7.如权利要求1的三维存储器件擦除方法，其中，存储块包括多个子块，或者是数目更多晶体管构成的存储块中的子块之一。8.如权利要求1的三维存储器件擦除方法，其中，三维存储器件包括沿垂直于衬底表面的方向分布的沟道层，沿着沟道层的侧壁交替层叠的多个绝缘层，夹设在相邻的绝缘层之间与器件字线相连的控制栅极，分布在沟道层与控制栅极之间的栅极绝缘层，位于沟道层顶部的漏极，以及位于多个存储单元的相邻两个存储单元之间的衬底中的源极。9.如权利要求2的三维存储器件擦除方法，其中，步骤3a由控制器以编程代码的方式软件地执行，或者在控制器的控制下通过编写FPGA等方式而固件地执行，或者在存储串周围设置额外的MOS晶体管构成多路选择器而硬件地实现。10.如权利要求1的三维存储器件擦除方法，其中，步骤5包括，控制器在器件单元外读取存储串中该块所有器件的存储状态并进行类似逻辑与的运算，如果所有晶体管存储状态均一致则表示擦除成功，否则验证失败；或者验证通过在存储单元串周围设置晶体管构成的多输入与门而硬件地判定。2CN105575431A说明书1/5页三维存储器件的擦除方法技术领域[0001]本发明涉及一种半导体器件操作方法，特别是涉及一种三维半导体存储器件的擦除方法。背景技术[0002]为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。[0003]如图1所示，具体的，可以首先在衬底111上沉积多层叠层结构(例如氧化物和氮化物交替的多个ONO结构)；通过各向异性的刻蚀工艺对衬底上多层叠层结构刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道通孔(可直达衬底表面或者具有一定过刻蚀)；选择性刻蚀沟道通孔侧壁的叠层结构以形成多个凹陷，例如部分地刻蚀去除ONO结构中的氮化物的一部分而在上下两层氧化物中形成凹陷，随后在凹陷中依次形成阻挡层、存储层、隧穿层构成的绝缘层堆叠；在沟道通孔中沉积多晶硅等材料沟道层114并填充绝缘