半导体器件及其制备方法.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN108364858A(43)申请公布日2018.08.03(21)申请号201810111778.8(22)申请日2017.04.18(62)分案原申请数据201710254679.02017.04.18(71)申请人睿力集成电路有限公司地址230000安徽省合肥市经济技术开发区翠微路6号海恒大厦526室(72)发明人不公告发明人(74)专利代理机构上海思微知识产权代理事务所(普通合伙)31237代理人智云(51)Int.Cl.H01L21/033(2006.01)权利要求书2页说明书8页附图3页(54)发明名称半导体器件及其制备方法(57)摘要本发明揭示了一种半导体器件及其制备方法，包括：提供一衬底，所述衬底具有多个第一区域以及多个第二区域；在所述衬底上形成多个第一图案，所述第一图案位于所述第一区域上，所述第一图案具有一显露所述第二区域的缺口；在所述衬底上形成一第一调整层；在所述第一调整层上形成一第二调整层，所述第二调整层填补所述缺口；去除所述第一图案上方的第二调整层残留的所述第二调整层与所述第二调整层下方的所述第一调整层共同形成为多个第二图案；去除在所述第一图案与所述第二图案之间的所述第一调整层，在所述第一图案和第二图案之间形成间隙，所述间隙的宽度小于所述第一图案之间的距离，有利于实现小尺寸图案的制备。CN108364858ACN108364858A权利要求书1/2页1.一种半导体器件的制备方法，其特征在于，包括：提供一衬底，所述衬底具有多个第一区域以及多个第二区域，所述第一区域和第二区域间隔排列；在所述衬底上形成多个第一图案，所述第一图案位于所述第一区域上；在所述衬底上形成一第一调整层，所述第一调整层顺从地覆盖所述第一图案的顶壁、侧壁以及所述衬底的第二区域，所述第一调整层具有一覆盖所述第二区域并与所述第一图案产生一高度差的缺口；在所述第一调整层上形成一第二调整层，所述第二调整层填补所述缺口；去除所述第一图案上方的第二调整层，使得所述第二调整层保留在所述第二区域上的部分图案化，残留的所述第二调整层与所述第二调整层下方的所述第一调整层共同形成为多个第二图案，所述第一图案侧壁的所述第一调整层隔离所述第一图案与所述第二图案，并且所述第一图案与所述第二图案之间的间距是通过所述第一调整层的厚度定义；以及执行刻蚀工艺，去除所述第一调整层中覆盖所述第一图案顶壁的部分以及所述第一调整层中位于所述第一图案和所述第二图案之间的部分，同时部分去除所述第二调整层，以减小所述第二图案的厚度，以使刻蚀后的所述第二调整层的顶表面不高于所述第一图案的顶表面。2.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第一调整层的材质与所述第一图案的材质不同，并且，所述第一调整层的材质与所述第二调整层的材质不同，所述第一调整层的刻蚀速率大于所述第一图案的刻蚀速率，所述第一调整层的刻蚀速率大于所述第二调整层的刻蚀速率。3.如权利要求1所述的半导体器件的制备方法，其特征在于，去除在所述第一图案与所述第二图案之间的所述第一调整层之后，在所述第一图案与所述第二图案之间形成一间隙。4.如权利要求3所述的半导体器件的制备方法，其特征在于，所述制备方法还包括：在所述间隙内形成填充材料。5.如权利要求1至4任一项所述的半导体器件的制备方法，其特征在于，在去除在所述第一图案与所述第二图案之间的所述第一调整层的过程中，所述第二调整层的厚度仅小于所述第一图案的厚度在一个原子层沉积厚度，以维持所述第二图案的图案完整。6.一种半导体器件，其特征在于，包括：一衬底，所述衬底具有多个第一区域以及多个第二区域，所述第一区域和第二区域间隔排列；多个第一图案，形成于在所述衬底上，一个所述第一图案位于一个所述第一区域上；一第一调整层，形成于在所述衬底上，所述第一调整层图案化位于所述第二区域上，所述第一调整层具有一覆盖所述第二区域并与所述第一图案产生一高度差的缺口；以及一第二调整层，形成于在所述第一调整层上，所述第二调整层填补所述缺口，所述第二调整层图案化位于所述第二区域上，所述第一调整层与所述第二调整层共同形成为多个第二图案，并且所述第二图案的厚度减少使所述第二调整层的顶表面不高于所述第一图案顶表面；其中，所述第一图案与所述第二图案之间形成有一间隙，所述间隙的宽度是通过所述2CN108364858A权利要求书2/2页第一调整层的厚度定义。7.如权利要求6所述的半导体器件，其特征在于，所述第一调整层的材质与所述第一图案的材质不同，并且，所述第一调整层的材质与所述第二调整层的材质不同，所述第一调整层的刻蚀速率大于所述第一图案的刻蚀速率，所述第一调整层的刻蚀速率大于所述第二调整层的刻蚀速率。8.如权利要求6所述的半导体器件