沟槽型MOSFET结构及其制造方法.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN110896026A(43)申请公布日2020.03.20(21)申请号201911156668.4(22)申请日2019.11.22(71)申请人矽力杰半导体技术（杭州）有限公司地址310051浙江省杭州市滨江区西兴街道联慧街6号(72)发明人王加坤吴兵(51)Int.Cl.H01L21/28(2006.01)H01L21/336(2006.01)H01L29/423(2006.01)H01L29/78(2006.01)权利要求书2页说明书7页附图5页(54)发明名称沟槽型MOSFET结构及其制造方法(57)摘要公开了一种制造沟槽MOSFET的方法。包括：在半导体基底中形成从上表面延伸至其内部的沟槽；形成覆盖所述沟槽的侧壁、所述沟槽的底部以及所述半导体基底的上表面的第一绝缘层；在所述沟槽中形成覆盖所述沟槽的底部和下部侧壁的屏蔽导体，所述第一绝缘层将所述屏蔽导体与所述半导体基底隔开；形成覆盖所述屏蔽导体顶部的第二绝缘层，所述第一绝缘层和所述第二绝缘层共形形成介质层；去除位于所述半导体基底的上表面的介质层和位于所述沟槽上部侧壁的介质层，使得保留的所述介质层的上表面高于所述屏蔽导体的上表面。本发明简化现有技术中形成沟槽MOSFET的工艺步骤，从而降低生产成本。CN110896026ACN110896026A权利要求书1/2页1.一种制造沟槽MOSFET的方法，包括：在半导体基底中形成从上表面延伸至其内部的沟槽；形成覆盖所述沟槽的侧壁、所述沟槽的底部以及所述半导体基底的上表面的第一绝缘层；在所述沟槽中形成覆盖所述沟槽的底部和下部侧壁的屏蔽导体，所述第一绝缘层将所述屏蔽导体与所述半导体基底隔开；形成覆盖所述屏蔽导体顶部的第二绝缘层，所述第一绝缘层将所述第二绝缘层与所述半导体基底隔开，所述第一绝缘层和所述第二绝缘层共形形成介质层；去除位于所述半导体基底的上表面的介质层和位于所述沟槽上部侧壁的介质层，使得保留的所述介质层的上表面高于所述屏蔽导体的上表面；在所述沟槽的上部形成栅介质层和栅极导体，所述栅介质层位于所述沟槽的上部侧壁，且将所述栅极导体与所述半导体基底隔开；形成体区、源区以及漏极电极。2.根据权利要求1所述的方法，其中，去除所述半导体基底的上表面的介质层和位于所述沟槽上部侧壁的介质层的步骤包括：在所述沟槽的上部填充硬掩膜，采用所述硬掩膜，刻蚀去除位于所述沟槽上部侧壁以及所述半导体基底的上表面的介质层；以及去除所述硬掩膜，其中，保留的所述介质层位于所述屏蔽导体上的部分为极间电介质，以屏蔽所述栅极导体与所述屏蔽导体。3.根据权利要求2所述的方法，其中，所述填充所述硬掩膜的步骤包括：沉积硬掩膜，所述硬掩膜包括位于所述沟槽内的第一部分和位于所述半导体基底上表面上的第二部分；采用回刻蚀或化学机械平面化去除所述硬掩膜的第二部分，以暴露所述介质层的顶端。4.根据权利要求2所述的方法，其中，在去除所述硬掩膜的步骤之后还包括采用酸性溶液去除部分所述极间电介质，使得所述极间电介质的上表面光滑。5.根据权利要求2所述的方法，其中，所述硬掩膜为与所述介质层有高选择比的物质。6.根据权利要求2所述的方法，其中，所述硬掩膜为光刻胶，硅或多晶硅中的一种。7.根据权利要求1所述的方法，其中，所述第二绝缘层为采用热氧化形成的氧化层。8.根据权利要求3所述的方法，其中，所述回刻蚀为干法刻蚀。9.根据权利要求1所述的方法，其中，所述第一绝缘层为采用热氧化或低压化学气相沉积形成的氧化层。10.根据权利要求1所述的方法，其中，所述栅介质层为采用热氧化形成的氧化层。11.根据权利要求1所述的方法，其中，所述屏蔽导体和所述栅极导体分别为采用低压化学气相沉积形成的多晶硅层。12.根据权利要求1所述的方法，其中，所述体区在所述半导体基底邻近所述沟槽的上部区域中形成，为第二掺杂类型，其中2CN110896026A权利要求书2/2页所述第二掺杂类型与所述第一掺杂类型相反；所述源区在所述体区中形成，为所述第一掺杂类型；所述漏极电极在所述半导体衬底的第二表面形成，所述第二表面与所述上表面彼此相对。13.根据权利要求12所述的方法，在形成所述源区之后，还包括：在所述源区上方形成层间介质层；在层间介质层上方形成源极电极。14.根据权利要求13所述的方法，在形成所述源极电极之前，还包括：在所述体区中形成第二掺杂类型的体接触区；穿透所述层间介质层以及源区到达所述体接触区的导电通道，所述源极电极经由所述导电通道连接至所述体接触区。15.根据权利要求1所述的方法，所述半导体基底包括半导体衬底和位于所述半导体衬底上的外延半导体层，其中，所述沟槽位于所述外延半导体层中。16.根据权利要求1至15中任一项所述的方法，其中，所述第