一种无死区的高速时钟相位检测电路.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN110958015A(43)申请公布日2020.04.03(21)申请号201911159181.1(22)申请日2019.11.22(71)申请人深圳市纽瑞芯科技有限公司地址518000广东省深圳市龙岗区坂田街道岗头社区天安云谷产业园一期3栋ABCD座B2603(72)发明人郭啸峰陈润陈振琪陈勇刚于鹏(74)专利代理机构北京清亦华知识产权代理事务所(普通合伙)11201代理人廖元秋(51)Int.Cl.H03L7/085(2006.01)权利要求书1页说明书6页附图3页(54)发明名称一种无死区的高速时钟相位检测电路(57)摘要本发明涉及一种无死区的高速时钟相位检测电路，属于集成电路设计中的相位检测电路技术领域。本发明的电路包括核心电路及外围电路，核心电路包括产生负相位差DN输出信号的上半部分电路，产生正相位差UP输出信号的下半部分电路；该上半部分电路由两个NMOS晶体管M1,M2，一个PMOS开关管M3和一个微小电容C1组成，该下半部分电路由3个NMOS晶体管M4,M5,M7，1个PMOS开关管M6，和一个微小电容C2组成；外围电路用于产生参考时钟的反相信号和反相延时信号。本发明具有无死区，响应速度快且更适用于高速时钟相位检测的优点，同时保留了经典结构对输入时钟占空比无特殊要求的优点。CN110958015ACN110958015A权利要求书1/1页1.一种无死区的高速时钟相位检测电路，其特征在于，该电路包括核心电路及外围电路；该核心电路包括产生负相位差DN输出信号的上半部分电路，产生正相位差UP输出信号的下半部分电路；该上半部分电路由两个NMOS晶体管M1,M2，一个PMOS开关管M3和一个微小电容C1组成，其连接关系为：第一NMOS开关管M1的源极接地，漏极接第二NMOS开关管M2的源极，栅极接输入的参考时钟CLKref的反相后上升沿延时60°的反相延时信号CLKref_bd；第二NMOS开关管M2的源极接第一NMOS开关管M1的漏极，漏极接第一电容C1的上极板，栅极接输入信号时钟CLKvco；电容C1的上极板同时接第二NMOS开关管M2和第一PMOS开关管M3的漏极，第一电容C1的下极板接地；第一PMOS开关管M3源极接电源，栅极接输入参考时钟CLKref的反相信号CLKref_b；而第一电容C1的上极板同时作为负相位差信号DN的输出；该下半部分电路由3个NMOS晶体管M4,M5,M7，1个PMOS开关管M6，和一个微小电容C2组成，其连接关系为：第三NMOS开关管M4的源极接地，漏极接第四NMOS开关管M5的源极，栅极接参考时钟CLKref。第四NMOS开关管M5的源极接第三NMOS开关管M4的漏极，漏极接第二电容C2的上极板，栅极接输入信号时钟CLKvco；第二C2的上极板接第四NMOS开关管M5的漏极和第二PMOS开关管M6的漏极以及第五NMOS开关管M7的源极，第二C2的下极板接地；第二PMOS开关管M6源极接电源，漏极接第二电容C2的上极板，栅极接输入参考时钟CLKref；第五NMOS开关管M7的源极接第二电容C2的上极板以及第四NMOS开关管M5的漏极和第二PMOS开关管M6的漏极，第五NMOS开关管M7漏极作为输出正相位差信号UP；所述上半部分电路的M2的栅极和下半部分电路M5的栅极共同接输入待检测信号时钟CLKvco，其余部分各自独立；所述外围电路用于产生参考时钟CLKref的反相信号CLKref_b和反相延时信号CLKref_bd。2.如权利要求1所述的无死区的高速时钟相位检测电路，其特征在于，所述第二电容C1的电容值与第一电容C2的电容值相同，该电容值为工艺库中金属插指电容的最小面积典型值，以保证高速低功耗和小的面积，同时有足够储存电荷的能力以适应较低频率的使用，以实现超高速的充电和放电。3.如权利要求1所述的无死区的高速时钟相位检测电路，其特征在于，所述上半部分电路和下半部分电路版图位置相邻摆放以获得良好走线匹配。4.如权利要求1所述的无死区的高速时钟相位检测电路，其特征在于，所述的外围电路由一个反相器，一个反相延时器和一个与门组成；其中输入参考时钟CLKref经过反相器输出CLKref的反相信号CLKref_b，反相信号CLKref_b再经过反相延时器输入到与门的输入端，同时反相信号CLKref_b也连接到与门3的输入端，与门3的输出为反相延时信号CLKref_bd，反相信号CLKref_b，反相延时信号CLKref_bd输入到相位检测电路的核心电路对应的输入端口。2CN110958015A说明书1/6页一种无死区的高速时钟相位检测电路技术领域[0001]本发明属于集成电路设计中的相位检测电路技术领域，特别涉及一种无