一种多相位时钟生成电路.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115085702A(43)申请公布日2022.09.20(21)申请号202110232033.9(22)申请日2021.03.02(71)申请人集益威半导体（上海）有限公司地址201210上海市浦东新区中国（上海）自由贸易试验区纳贤路60弄6号103室(72)发明人蔡敏卿陈晨姚豫封葛云龙王浩南李承哲钟英权(74)专利代理机构上海一平知识产权代理有限公司31266专利代理师吴珊成春荣(51)Int.Cl.H03K5/13(2014.01)H03K5/135(2006.01)权利要求书2页说明书7页附图5页(54)发明名称一种多相位时钟生成电路(57)摘要本申请公开了一种多相位时钟生成电路，包括：第一分频器，接收第一时钟信号并对第一时钟信号进行分频生成具有多个相位的第二时钟信号；第二分频器，连接第一分频器并对第二时钟信号中某个相位的时钟信号进行分频；若干个依次连接的第一锁存电路，第二分频器输出分频后的时钟信号到第一个第一锁存电路，每个第一锁存电路对上一个第一锁存电路输出的时钟信号进行延迟并输出到下一个第一锁存电路；若干个第一逻辑电路，分别接收第一分频器和其中一个第一锁存电路的输出，进行逻辑运算后生成第三时钟信号。第一时钟信号、第二时钟信号和第三时钟信号的频率依次降低，相位数目依次增加。本申请不需要时钟同步复位电路，可以降低功耗和时钟抖动。CN115085702ACN115085702A权利要求书1/2页1.一种多相位时钟生成电路，其特征在于，包括：第一分频器，接收第一时钟信号并对所述第一时钟信号进行分频生成具有多个相位的第二时钟信号；第二分频器，连接所述第一分频器并对所述第二时钟信号中某个相位的时钟信号进行分频；若干个依次连接的第一锁存电路，所述第二分频器输出分频后的时钟信号到第一个所述第一锁存电路，从第一个所述第一锁存电路开始依次对应发送该相位之后的各个相位的第二时钟信号至各个第一锁存电路，并从先至后依次循环发送各个相位的第二时钟信号到对应的各个第一锁存电路，每个所述第一锁存电路对上一个所述第一锁存电路输出的时钟信号进行延迟并输出到下一个所述第一锁存电路；若干个第一逻辑电路，分别接收所述第一分频器和其中一个所述第一锁存电路的输出，进行逻辑运算后生成第三时钟信号；其中，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号的频率依次降低，相位数目依次增加。2.根据权利要求1所述的多相位时钟生成电路，其特征在于，所述第一分频器为1/2分频器。3.根据权利要求1所述的多相位时钟生成电路，其特征在于，所述第二分频器为1/4分频器。4.根据权利要求1所述的多相位时钟生成电路，其特征在于，所述第一时钟信号是具有0°和180°相位的32GHz时钟信号，所述第二时钟信号是具有0°、90°、180°和270°相位的16GHz时钟信号，所述第三时钟信号是具有16个相位的4GHz时钟信号。5.根据权利要求1所述的多相位时钟生成电路，其特征在于，所述若干个第一逻辑电路为与非门逻辑。6.根据权利要求1所述的多相位时钟生成电路，其特征在于，所述多相位时钟生成电路还包括：信号获取单元，用于获取所述第三时钟信号中某个相位的时钟信号或所述若干个锁存电路中某一个锁存电路输出的时钟信号，其中，所述信号获取单元获取的时钟信号的相位与所述第二分频器获取的时钟信号的相位相同；第三分频器，用于对所述信号获取单元输出的信号进行分频；若干个依次连接的第二锁存电路，所述第三分频器输出分频后的时钟信号到第一个所述第一锁存电路，从第一个所述第二锁存电路开始依次对应发送该相位之后的各个相位的第三时钟信号至各个第二锁存电路，并从先至后依次循环发送各个相位的第三时钟信号到对应的各个第二锁存电路，每个所述第二锁存电路对上一个所述第二锁存电路输出的时钟信号进行延迟并输出到下一个所述第二锁存电路；若干个第二逻辑电路，分别接收所述信号获取单元和其中一个所述第二锁存电路的输出，进行逻辑运算后生成第四时钟信号，所述第四时钟信号的频率低于所述第三时钟信号，相位数目多于所述第三时钟信号。7.根据权利要求6所述的多相位时钟生成电路，其特征在于，所述第三分频器为1/4分频器。2CN115085702A权利要求书2/2页8.根据权利要求6所述的多相位时钟生成电路，其特征在于，所述若干个第二逻辑电路为与非门逻辑。9.根据权利要求6所述的多相位时钟生成电路，其特征在于，所述第四时钟信号是具有64个相位的1GHz时钟信号。10.根据权利要求6所述的多相位时钟生成电路，其特征在于，所述第二时钟信号的占空比为50％，所述第三时钟信号的占空比为12.5％，所述第四时钟信号的占空比为12.5％。3CN115085702A说明书1/7页一种多相位时钟生成电路技术