一种具有双数据通道的EtherCAT主站系统.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN111123806A(43)申请公布日2020.05.08(21)申请号202010037631.6(22)申请日2020.01.14(71)申请人广东工业大学地址510062广东省广州市大学城外环西路100号(72)发明人马平苏攀杰刘胜旺叶永盛邓腾飞(74)专利代理机构广东广信君达律师事务所44329代理人李庆伟(51)Int.Cl.G05B19/042(2006.01)权利要求书2页说明书9页附图4页(54)发明名称一种具有双数据通道的EtherCAT主站系统(57)摘要本申请公开了一种具有双数据通道的EtherCAT主站系统，包括微处理器、随机存取单元、FPGA模块和以太网物理层模块，并通过以太网物理层模块连接一组伺服从站；通过随机存取单元配合微处理器对EtherCAT主站协议栈进行运行和维护；过程数据驱动模块以驻留在FPGA存储模块中的过程数据镜像为数据源，使用实时数据通道实现主站的周期性通信；微处理器无需取走过程数据镜像，而是通过地址映射通信总线进行字节访问。本申请利用硬件优化了数据传输路径，降低了周期性通信的延迟和抖动，可实现较短的主站周期，适用于数控机床高速插补运动控制。CN111123806ACN111123806A权利要求书1/2页1.一种具有双数据通道的EtherCAT主站系统，其特征在于，包括微处理器(1)、随机存取单元(2)、FPGA模块(10)和以太网物理层模块(9)，并通过以太网物理层模块(9)连接一组伺服从站；通过随机存取单元(2)配合微处理器(1)对EtherCAT主站协议栈进行运行和维护；所述FPGA模块(10)用于在EtherCAT协议的数据链路层同时提供标准数据通道和旁路实时数据通道；其中，所述的标准数据通道用于将微处理器(1)提供的EtherCAT报文转换成数据流并发送给所述的以太网物理层模块(9)，或者将以太网物理层模块(9)上传的数据流恢复成数据报文并转交给微处理器(1)；旁路实时数据通道则用于同步于FPGA模块(10)中的时钟模块(6)发起的周期脉冲信号，直接从驻留在FPGA模块(10)内的过程数据镜像区(4.1)提取信息，产生过程数据报文并发送给以太网物理层模块(9)，或者将以太网物理层模块(9)上传的数据流恢复成报文，并从中提取有效信息，更新到过程数据镜像区(4.1)；所述微处理器(1)用于根据应用层任务的需要，通过微处理器接口模块(3)实现对所述过程数据镜像区(4.1)进行字节访问；所述的以太网物理层模块(9)用于将来自FPGA模块(10)的数据流转换为差分信号发送到物理介质中，将被各个伺服从站处理完的报文通过物理介质返回EtherCAT主站，然后通过以太网物理层模块(9)转换成数据流后进入FPGA模块(10)。2.根据权利要求1所述的具有双数据通道的EtherCAT主站系统，其特征在于，所述FPGA模块(10)包括所述的微处理器接口模块(3)、时钟模块(6)以及存储模块(4)、过程数据驱动模块(5)、调度模块(7)和以太网模块(8)，其中：所述存储模块(4)分别与微处理器接口模块(3)、过程数据驱动模块(5)、调度模块(7)连接，过程数据驱动模块(5)连接微处理器接口模块(3)和时钟模块(6)，时钟模块(6)连接调度模块(7)、以太网模块(8)，以太网模块(8)与所述以太网物理层连接。3.根据权利要求1所述的具有双数据通道的EtherCAT主站系统，其特征在于，所述微处理器接口模块(3)包括三个数据交互子模块：控制寄存器模块(3.1)、状态寄存器模块和存储单元控制模块(3.2)，其中：所述控制寄存器模块(3.1)与状态寄存器模块包含多个寄存器，微处理器(1)通过地址映射通信总线向控制寄存器模块(3.1)的特定寄存器中写入控制数据，或者从状态寄存器模块的特定寄存器中读取反馈数据，从而实现对FPGA模块(10)的状态控制；所述存储单元控制模块(3.2)将微处理器(1)通过地址映射通信总线所发起的读写请求转换为对FPGA模块(10)中存储器的读写信号，实现低延迟、可变长度的数据猝发传输；所述的微处理器接口模块(3)还包括来自FPGA模块(10)的硬件中断信号线，用于传递过程数据驱动模块(5)向微处理器(1)发起的同步中断信号。4.根据权利要求2所述的具有双数据通道的EtherCAT主站系统，其特征在于，所述存储模块(4)包括所述的过程数据镜像区(4.1)，以及实时发送缓冲区(4.2)、实时接收缓冲区(4.3)、标准发送缓冲区(4.4)和标准接收缓冲区(4.5)，其中：所述的过程数据镜像区(4.1)分别连接过程数据驱动模块(5)和微处理器接口模块(3)中的存储单元控制模块(3.2)，由微处理器(1)和过程