FPGA芯片的布线方法和系统.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115114877A(43)申请公布日2022.09.27(21)申请号202210762962.5(22)申请日2022.06.29(71)申请人上海安路信息科技股份有限公司地址200434上海市虹口区纪念路500号5幢202室(72)发明人刘晓龙刘辰董辰(74)专利代理机构上海一平知识产权代理有限公司31266专利代理师李玲玲成春荣(51)Int.Cl.G06F30/347(2020.01)G06F119/12(2020.01)权利要求书2页说明书9页附图4页(54)发明名称FPGA芯片的布线方法和系统(57)摘要本申请涉及集成电路领域，公开了一种FPGA芯片的布线方法和系统。该方法包括：对FPGA芯片进行初始布线并计算每个线网的时序余量；确定初始布线结果中存在资源冲突；对存在资源冲突的区域进行区域划分，并计算所划分的每个区域的拥塞系数，对拥塞系数高于预定门限的区域进行调整，使得每个区域的拥塞系数低于该预定门限；对调整后的每个区域中所有拆除的线网按照优先布线时序余量最小的线网的原则依次进行重新布线，其中，重新布线前,拆除经过区域内拥塞单元的时序余量最大的N个线网并且对于经过区域内拥塞单元的存在资源冲突的线网，保留时序余量最小的线网、拆除剩余线网。本发明不仅可以加快布线过程的收敛速度，同时能够获得更好的线网时序。CN115114877ACN115114877A权利要求书1/2页1.一种FPGA芯片的布线方法，其特征在于，包括：A对FPGA芯片进行初始布线并计算每个线网的时序余量；B确定初始布线结果中存在资源冲突；C对存在资源冲突的区域进行区域划分，并计算所划分的每个区域的拥塞系数，对拥塞系数高于预定门限的区域进行调整，使得每个区域的拥塞系数低于所述预定门限；D对调整后的所述每个区域中所有拆除的线网按照优先布线时序余量最小的线网的原则依次进行重新布线，其中，所述重新布线前，拆除经过所述区域内拥塞单元的时序余量最大的N个线网，并且对于经过所述区域内拥塞单元的存在资源冲突的线网，保留其中时序余量最小的线网、拆除其他剩余线网，所述拥塞单元是拥塞系数大于预定阈值的单元，N为预设的正整数。2.根据权利要求1所述的布线方法，其特征在于，所述方法还包括：根据单元内已被使用的布线资源数和布线资源总数计算每个所述单元的拥塞系数；根据计算所述每个区域的拥塞系数，其中Nt表示区域r(i)内单元的数量，Congot(c，r)表示区域r(i)内单元(c，r)的拥塞程度。3.根据权利要求1所述的布线方法，其特征在于，所述重新布线时，还包括：根据所在单元的拥塞系数和所在区域的拥塞系数计算所述区域内每个节点的拥塞影响成本；根据所计算的拥塞影响成本以及时延影响成本和历史影响成本计算所述每个区域内每个节点的综合布线成本；根据所述每个区域内每个节点的综合布线成本计算所述每个区域的每个拆除的线网的所有布线可能路径的成本，并分别选择成本最小的布线路径对每个拆除的线网进行重新布线。4.根据权利要求3所述的布线方法，其特征在于，所述根据所计算的拥塞影响成本以及时延影响成本和历史影响成本计算所述每个区域内每个节点的综合布线成本进一步包括：根据公式Cost(n)＝ωbas*Costbas(n)+ωhis*(His_Numu+f*His_Numcond)+ωcur(Numcond+h*C(Congot，Congor，Regin_Size))计算每个节点的综合布线成本，其中Costbas(n)表示节点n的时延影响成本，His_Numu表示节点n历史被使用的次数，f，h是常数，His_Numcond表示节点历史存在竞争的次数，Numcond表示节点n当前被使用的次数，C(Congot，Congor，Regin_Size)表示节点n当前的拥塞影响成本，Congot表示节点n所在单元的拥塞系数，Congor表示节点n所在区域的拥塞系数，Regin_Size表示表征节点n所在区域的形状与大小的值，ωbas，ωhis，ωcur分别表示所对应部分的权重。5.根据权利要求1所述的布线方法，其特征在于，所述对拥塞系数高于预定门限的区域进行调整时，还包括：对拥塞系数高于预定门限的区域，改变该区域的形状、位置、大小和数量中的一个或多个因素以进行所述调整。6.根据权利要求1‑5中任一项所述的布线方法，其特征在于，所述方法还包括：如果初始布线结果中存在资源冲突，则以迭代的方式执行步骤C至步骤D，直到重新布线结果中不存在资源冲突。7.一种FPGA芯片的布线系统，其特征在于，包括：2CN115114877A权利要求书2/2页第一布线模块，用于为对FPGA芯片进行初始布线；计算模块，用于计算初始布线结果中每个线网的时序余量；区域划分与调整模块，用