一种减小米勒电容的MOSFET制造方法.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN113782447A(43)申请公布日2021.12.10(21)申请号202111157342.0(22)申请日2021.09.30(71)申请人深圳市芯电元科技有限公司地址518049广东省深圳市福田区梅林街道梅华路105号国际电子商务产业园3栋202B房(72)发明人潘光燃胡瞳腾(74)专利代理机构深圳市中融创智专利代理事务所(普通合伙)44589代理人邹蓝叶垚平(51)Int.Cl.H01L21/336(2006.01)H01L29/78(2006.01)权利要求书1页说明书5页附图5页(54)发明名称一种减小米勒电容的MOSFET制造方法(57)摘要本发明公开了一种减小米勒电容的MOSFET制造方法，采用本方法制造的MOSFET，第二多晶硅(多晶硅栅)下方与外延层(漏端)之间的介质层包括第一氧化层、氮化硅和第三氧化层，而传统方法中多晶硅栅下方与漏端之间的介质层为单一的栅氧化层，显而易见，本方法制造的MOSFET的介质层厚度大于现有技术中的栅氧化层，介质层厚度越大对应的电容值越小，因此本发明的MOSFET的多晶硅栅底部与漏端之间的寄生电容比传统方法较小，降低了作为开关电路时的开关损耗，可适用于高频领域，具有更广的适用范围。CN113782447ACN113782447A权利要求书1/1页1.一种减小米勒电容的MOSFET制造方法，其特征在于，包括以下步骤：步骤S1：在衬底的表面生长外延层，并在外延层中形成沟槽，并在沟槽表面形成第一氧化层；步骤S2：在第一氧化层表面生成氮化硅，并在氮化硅上淀积第一多晶硅，将沟槽内的第一多晶硅进行腐蚀，保留沟槽底部的部分第一多晶硅；步骤S3：去除氮化硅及第一氧化层，使得氮化硅及第一氧化层的高度与第一多晶硅的高度相同；步骤S4：在沟槽侧壁生成第二氧化层，第二氧化层延伸至第一氧化层一侧，在第一多晶硅的顶部同步生长第三氧化层；步骤S5：在沟槽内淀积第二多晶硅，并腐蚀第二多晶硅，使得第二多晶硅的高度低于沟槽的高度。2.根据权利要求1所述的减小米勒电容的MOSFET制造方法，其特征在于：所述沟槽的深度为1.0‑3.0微米。3.根据权利要求1所述的减小米勒电容的MOSFET制造方法，其特征在于：所述第一多晶硅为N型重掺杂的多晶硅。4.根据权利要求1所述的减小米勒电容的MOSFET制造方法，其特征在于：在上述步骤S2中，保留沟槽底部的部分第一多晶硅的厚度为0.3‑0.6微米。5.根据权利要求1所述的减小米勒电容的MOSFET制造方法，其特征在于：所述第一氧化层的厚度为30‑300纳米，所述氮化硅的厚度为30‑200纳米。6.根据权利要求1所述的减小米勒电容的MOSFET制造方法，其特征在于：上述步骤S4中，所述第二氧化层及所述第三氧化层同时在同一个氧化工艺中同步生长成型；该氧化工艺采用800‑1100摄氏度的温度参数。7.根据权利要求1所述的减小米勒电容的MOSFET制造方法，其特征在于：所述第二氧化层的厚度为15‑80纳米，所述第三氧化层的厚度为30‑240纳米。8.根据权利要求1所述的减小米勒电容的MOSFET制造方法，其特征在于：MOSFET的类型与第二多晶硅的掺杂类型相同。9.根据权利要求1所述的减小米勒电容的MOSFET制造方法，其特征在于，上述步骤S5之后还包括：步骤S6：在外延层中依次形成体区和源区；所述体区在靠近沟槽底部的末端高于所述第二多晶硅在靠近沟槽底部的末端，两者在对应沟槽底部的末端相差0.1‑0.3微米。10.根据权利要求1所述的减小米勒电容的MOSFET制造方法，其特征在于：步骤S2具体包括以下步骤：步骤S21：在所述第一氧化层表面生成氮化硅；步骤S22：采用高温退火的工艺方法对第一氧化层和氮化硅进行致密化处理，所述高温退火的温度超过850摄氏度；步骤S23：在氮化硅上淀积第一多晶硅，将沟槽内的第一多晶硅进行腐蚀，保留沟槽底部的部分第一多晶硅。2CN113782447A说明书1/5页一种减小米勒电容的MOSFET制造方法技术领域[0001]本发明涉及半导体技术领域，尤其涉及一种减小米勒电容的MOSFET制造方法。背景技术[0002]MOSFET芯片是一种分立器件，属于半导体功率器件范畴，与集成电路同属于半导体芯片领域，集成电路是通过工艺方法将成千上万个晶体管整合在同一个芯片中，MOSFET则是由成千上万个相同结构的元胞并列组成的单个晶体管。[0003]MOSFET的关键动态参数包括寄生电容、开关时间、栅极寄生电阻等，其中寄生电容包括栅源寄生电容Cgs、栅漏寄生电容Cgd，漏源寄生电容Cds，从应用角度来看，将MOSFET的寄生电容归纳为输入电容Ciss＝Cgs+Cgd，输出电容Coss＝Cds+Cdg