数字电路与逻辑设计习题6第六章时序逻辑电路.pdf

一、选择题

1．同步计数器和异步计数器比较，同步计数器的明显长处是。

A.工作速度高B.触发器利用率高C.电路简单D.不受时钟CP控制。

2．把一个五进制计数器与一个四进制计数器串通可获取进制计数器。

3．以下逻辑电路中为时序逻辑电路的是。

A.变量译码器B.加法器C.数码存放器D.数据选择器

4.N个触发器可以构成最大计数长度（进制数）为的计数器。

5.N个触发器可以构成能存放位二进制数码的存放器。

+1

6．五个D触发器构成环形计数器，其计数长度为。

7．同步时序电路和异步时序电路比较，其差异在于后者。

A.没有触发器B.没有一致的时钟脉冲控制

C.没有稳固状态D.输出只与内部状态有关

8．一位8421BCD码计数器最少需要个触发器。

9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，假如设计合理，采纳同步二进制计数器，最少应使用级触

发器。

10．8位移位存放器，串行输入时经个脉冲后，8位数码所有移入存放器中。

11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。

12．某电视机水平-垂直扫描发生器需要一个分频器将31500H的脉冲变换为60H的脉冲，欲构成此分频器最少需要个触发
ZZ
器。

13．某移位存放器的时钟脉冲频率为100KH，欲将存放在该存放器中的数左移8位，完成该操作需要时间。
Z

μSμSμS

n1n
14.若用JK触发器来实现特征方程为QAQAB，则JK端的方程为。

=AB，K=AB=AB，K=AB=AB，K=AB=AB，K=AB

15．要产生10个序次脉冲，若用四位双向移位存放器CT74LS194来实现，需要片。

16．若要设计一个脉冲序列为10的序列脉冲发生器，应采纳个触发器。

1．同步时序电路由组合电路和储存器两部分构成。（）

2．组合电路不含有记忆功能的器件。（）

3．时序电路不含有记忆功能的器件。（）

4．同步时序电路拥有一致的时钟CP控制。（）

5．异步时序电路的各级触发器种类不一样。（）

6．环形计数器在每个时钟脉冲CP作用时，仅有一位触发器发生状态更新。（）

7．环形计数器假如不作自启动更正，则总有孤立状态存在。（）

8．计数器的模是指构成计数器的触发器的个数。（）

9．计数器的模是指对输入的计数脉冲的个数。（）

10．D触发器的特色方程Qn+1=D，而与Qn没关，因此，D触发器不是时序电路。（）

11．在同步时序电路的设计中，若最简状态表中的状态数为2N，而又是用N级触发器来实现其电路，则不需检查电路的

自启动性。（）

12．把一个5进制计数器与一个10进制计数器串通可获取15进制计数器。（）

13．同步二进制计数器的电路比异步二进制计数器复杂，因此实质应用中较少使用同步二进制计数器。（）

14．利用反响归零法获取N进制计数器时，若为异步置零方式，则状态SN不过短暂的过渡状态，不可以稳固而是马上变成

0状态。（）

三、填空题

1．存放器依据功能不一样可分为两类：存放器和存放器。

2．数字电路依据能否有记忆功能平时可分为两类：、。

3．由四位移位存放器构成的序次脉冲发生器可产生个序次脉冲。

4．时序逻辑电路依据其触发器能否有一致的时钟控制分为时序电路和

时序电路。

四、试解析图题四所示的时序电路（步骤要齐全）。

图题四

五、试解析图题五所示的时序电路（步骤要齐全）

六、试用74LS90构成28进制计数器（要求用8421BCD码）。

七、试解析图题七所示（a）、（b）两个电路，画出状态变换图，并说明是几进制计数器。

图题七

八、试分别采纳“反响归零法”和“预置法”，用74LS163构成8进制计数器，要求：输出8421BCD码。

第六章答案

一、选择题

1．A

2．D

3．C
4．D

5．B

6．A

7．B

8．B

9．B
10．D
11．D
12．A
13．B
14．AB
15．A
16．C

二、判断题
1.√2.√3.√4.√5.×
6.×7.√8.×9.×10.×

11.√12.×13.×14.√

1．移位数码

2．组合逻辑电路时序逻辑电路

3．4

4．同步异步

Q
nn+1n0n
四、驱动方程：J=Q1，K=1；
00状态方程：Q=Q
0

J=Qn，K=1；
101Qn+1=QQ
11n0n

状态变换表：

QQQQ
nnn+1n+1
1010

0001

0110

1000