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高k栅MOSFET栅–源漏寄生电容的半解析模型
背景介绍
栅极氧化物（GateOxide）是MOSFET器件中非常重要的结构之一。它扮演了隔离栅极和源漏极之间的电容关系，并且它的质量和性能直接影响到MOSFET的性能和可靠性。MOSFET器件的极限工作频率取决于其栅-源漏寄生电容（CGD），该电容会增大MOSFET器件的延迟时间和能耗，因此有效地降低其性能。尤其对于高功率MOSFET来说，CGD电容的影响尤为明显，减少其寄生电容是提高高功率MOSFET性能和可靠性的重要途径。
MOSFET器件的栅极氧化层的质量是影响寄生电容的关键因素之一。一般情况下，氧化层的良率和优良的厚度分布在谷物图的中心区附近。随着氧化层厚度的降低，氧化层的良率下降，薄的氧化层对漏电方式的感应导致晶体管的漏泄电流的增加，同时寄生电容也会随之增加，严重的话，还会导致器件的热失效。
为了降低CGD寄生电容，对寄生电容进行精确建模是非常重要的。为此，本文介绍高k栅MOSFET栅-源漏寄生电容的半解析模型。
方法
该模型是基于空间分析和能带图假设的。通过建立氧化层内部的电势分布和关键参数的变化，来分析并计算其中寄生电容的变化和影响。
首先，对于高k栅MOSFET结构，作出如下假设：
1.氧化层封锁层的接口是垂直偏压，并且会形成相同提取电流的垂直导电层。
2.氧化层中的电荷主要来自缺陷，这些缺陷的密度与氧化层厚度相关。
基于以上假设，涉及的主要参数包括：
1.氧化层的厚度。
2.氧化层中的缺陷。
3.管子的布局和材料。
在这个模型中，关键的输入参数是补偿深度，补偿密度和激活能。其中，补偿深度指的是缺陷所在位置与氧化层表面之间的距离，补偿密度指的是单位面积内的缺陷密度，激活能指的是缺陷的电离能。
结果
通过该模型，可以得到以下结果：
1.在理想情况下，负载下降时，CGD将增加，并导致晶体管的速度变慢。
2.在实际条件下，当断电时间达到一定程度时，应用于栅极的电线将作为栅极的区域内部的电阻成为限制速度的瓶颈。
3.不同制程下的MOSFET器件，其CGD寄生电容不同，主要取决于其栅极氧化层的质量和良率的差异。
结论
高k栅MOSFET栅-源漏寄生电容的半解析模型可以很好地描述氧化层中缺陷和厚度对CGD的影响。这个模型对于分析MOSFET器件的特性，优化器件性能和可靠性有重要的意义。同时，对于其他器件结构，也可以通过类似的方法，得到类似的寄生电容建模和分析。