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基于SerDes系统芯片边界扫描测试设计与电路实现
1.研究背景
随着数字化程度的不断提高和通信技术的快速发展，高速数据通信和高速储存系统的需求越来越强烈。在这种情况下，串行器/解串器（SerDes）逐渐成为处理高速数字数据信号的有效工具。SerDes系统通常用于高速数据传输，例如网络、储存、雷达等。SerDes系统的功能通常通过面向BitErrorRate（BER）的Design-for-Testability（DFT）技术进行测试，其中边界扫描（BoundaryScan）测试是最常用的测试技术之一。
2.SerDes系统芯片边界扫描测试
边界扫描测试技术源自JTAG（JointTestActionGroup）标准，是一种广泛应用于集成电路（IC）测试的技术。传统的IC测试方法主要是通过仪器访问芯片内部的标准测试点来进行测试。这种方法需要在设计阶段为每个测试点预留电路并提供引脚以进行测试。由于大规模集成电路（VLSI）中晶体管数量巨大，注入测试点和引脚所需的空间和资源可能会影响设计的有效性和成本。此外，为了测试DMiller（DelayMiller）电路、数字锁相环（DLL）、PhaseLockedLoop（PLL）和SerDes等模块，很难提供传统测试点。
在这种情况下，边界扫描技术成为一种非常有用的测试工具。该技术将测试与逻辑分离，这意味着测试不需要在设计中预留测试点和引脚。边界扫描测试通常是通过在设计中提供边界扫描电路来实现的。这种电路通常是由一组序列化和反序列化电路（SERDES）和需要测试的区域的边界扫描连线组成的。
3.边界扫描测试的设计
边界扫描设计的核心是边界扫描电路，它通常由不同的边界扫描单元组成。这些单元可以通过扫描链连接在一起，以构成一个边界扫描集合。每个单元通常有两个输入，两个输出和四个控制信号（shift、update、capture、exit）。边界扫描集合的右侧和左侧两侧可能有其他组件（如DRAM控制器、PCI总线接口、DSP、FPGA等）。在边界扫描设计中，边界扫描集合可以作为测试电路的接口，以生成、传输和读取测试向量。
由于SerDes系统的高速性质，边界扫描电路必须在保持精度和准确度的同时能够支持快速数据传输。在设计边界扫描电路时，需要考虑以下因素：
-序列化和反序列化电路（SerDes）性能
-节点布局和路由的来自其他功能单元的干扰
-上下文相关的偏差和噪声影响
为了确保边界扫描设计的准确性，通常需要先进行仿真和验证。这可以通过模拟边界扫描设计中的不同变量（如输入信号的幅值、最大容限值和最小容限值等）进行实现。基于验证结果，必要时需要进行某些设计更改，以确保边界扫描电路能够准确地检测集成电路内部的错误。
4.电路实现
在设计完成后，可以将边界扫描集合加载到IC芯片的目标测试计划中。通过这种方法，可以实现全功能测试，使芯片卓越性能的正确性得到保证。
然而，在实际应用中，电路实现可能会涉及其他考虑因素，例如性能和成本等。为了最大程度地减少成本，边界扫描电路通常需要最少的元件和组件。较早的边界扫描技术使用的是JTAG标准，使用比较简单的基础电路。使用这种方法，需要的测试电路范围比传统方法要小得多。但是，由于芯片设计变得更加复杂，因此需要更复杂的边界扫描设计，以使测试结果更为准确和全面。
5.结论
SerDes系统的高速性质和高度集成的设计使得直接对其进行常规测试非常困难。电路的中间节点可能太多，而且通常难以访问。在这种情况下，边界扫描技术成为一种非常有用的测试方法。它允许测试人员使用基于软件的测试模式来轻松快速地测试高速数字电路。边界扫描设计必须非常准确和完整，以确保在测试过程中不会出现任何误差。最终，良好的边界扫描设计可以确保系统的可靠性和性能。