异步时序逻辑电路PPT资料.pptx

第六章异步时序(shíxù)逻辑电路
异步时序逻辑电路中没有统一的时钟脉冲信号，电路状态的改变是外部输入信号变化直接作用的结果。

根据电路结构和输入信号形式的不同，异步时序逻辑电路可分为(fēnwéi)脉冲异步时序逻辑电路和电平异步时序逻辑电路两种类型。

两类电路均有Mealy型和Moore型两种结构模型。6.1.1概述二、输入(shūrù)信号的形式与约束三、输出(shūchū)信号的形式6.1.2脉冲异步时序(shíxù)逻辑电路的分析(4)用文字描述电路的逻辑功能(gōngnéng)（必要时画出时间图）。二、分析(fēnxī)举例⑴写出输出(shūchū)函数和激励函数表达式⑵列出电路次态真值表

J-K触发器的状态转移发生在时钟(shízhōng)端脉冲负跳变的瞬间，为了强调在触发器时钟(shízhōng)端C1、C2何时有负跳变产生，在次态真值表中用“↓”表示下跳。仅当时钟(shízhōng)端有“↓”出现时，相应触发器状态才能发生变化，否则状态不变。⑶作出状态表和状态图

根据次态真值表和输出函数(hánshù)表达式（Z=xy2y1），可作出该电路的状态表和状态图如下。⑷画出时间(shíjiān)图并说明电路逻辑功能。
为了进一步描述该电路在输入脉冲作用下的状态和输出变化过程，可根据状态表或状态图画出该电路的时间(shíjiān)图如下图所示。一、方法与步骤
⒈方法:脉冲异步时序逻辑电路设计的方法与同步时序
逻辑电路设计大致相同，主要应注意(zhùyì)两个问题。⒉步骤

设计过程(guòchéng)与同步时序电路相同，具体如下：二、举例(jǔlì)相应(xiāngyīng)二进制状态表为：⑵确定激励函数(hánshù)和输出函数(hánshù)
假定状态不变时，令相应触发器的时钟端为0，输入端T任意；而状态需要改变时，令相应触发器的时钟端为1(有脉冲出现)，T端为1。根据激励函数和输出函数真值表，并考虑(kǎolǜ)到x为0时(无脉冲输入,电路状态不变)，可令各触发器时钟端为0，输入端
T随意。可得到简化后的激励函数和输出函数表达式如下：

C2=xy1y0；T2=1

C1=xy0；T1=1

C0=x；T0=1

Z=xy2y1y0⑶画出逻辑电路图

根据激励函数和输出函数表达式，可画出实现给定(ɡěidìnɡ)要求的逻辑电路如下图所示。6.2.1概述(ɡàishù)事实上，对上述特点(tèdiǎn)可进一步理解如下：

●脉冲信号只不过是电平信号的一种特殊形式。 一、电平异步时序(shíxù)逻辑电路的结构特点⒉组成(zǔchénɡ)
电平异步时序逻辑电路可由逻辑门加反
馈组成(zǔchénɡ)。⒋电平异步时序逻辑电路(luójídiànlù)的特点

电平异步时序电路具有如下特点：
⑶输入信号(xìnhào)的一次变化可能引起二次状态的多次变化。⒌输入信号的约束

(1)不允许两个或两个以上(yǐshàng)输入信号同时发生变化。
二.电平异步时序(shíxù)逻辑电路的描述方法流程表的一般格式(géshi)如下表所示。例如，用或非门构成的基本R-S触发器是一个最简单的电平异步时序逻辑电路。该电路的状态即输出，属于Moore型电平异步时序逻辑电路的特例。其激励方程为3.总态图

电平异步时序逻辑电路在输入信号作用下存在稳态和非稳态，而且在同一输入信号作用下，可能有一个稳态也可能有多个稳态，为了对电路的工作(gōngzuò)状态和逻辑功能作出确切的说明，除了流程表和常用的时间图外，引入了总态和总态图的概念。一个电平异步时序逻辑电路的逻辑功能，是由该电路在输入作用下各稳定总态之间的转移关系以及各时刻的输出(shūchū)来体现的。总态图能够清晰地描述一个电路的逻辑功能。6.2.2电平(diànpínɡ)异步时序逻辑电路的分析二、举例(jǔlì)(1)写出输出(shūchū)函数和激励函数表达式(2)作出流程(liúchéng)表(3)作出总态图(4)说明电路功能
从总态图可以(kěyǐ)看出，仅当电路收到输入序列“00→10→11”时，才产生一个高电平输出信号，其他情况下均输出低电平。因此，该电路是一个“00→10→11”序列检测器。（3）从相容行类中选择一个最小闭覆盖；
例分析下图所示电平(diànpínɡ)异步时序逻辑电路。
第五十六页，。
从总态图可以(kěyǐ)看出，仅当电路收到输入序列“00→10→11”时，才产生一个高电平输出信号，其他情况下均输出低电平。
假定每次输入信号发生变化时，电路总是经过一个非稳定状态后进入(jìnrù)另一个稳定状态，根据时间图中的状态转移关系，可在原始流程表中填入相应的非稳定状态。
后，才允许输入信号发生变化。
将上述两个特点一般化，便可得到时序逻辑电路中更具一