数字电子技术基础阎石课件.ppt

数字电子技术基础阎石课件8.1概述图8.1.1PLD电路中门电路的惯用画法（a）与门（b）输出恒等于0的与门（c）或门（d）互补输出的缓冲器（e）三态输出的缓冲器*8.2现场可编程逻辑阵列（FPLA）图8.2.1FPLA的基本电路结构图8.2.2FPLA的异或输出结构图8.2.3时序逻辑型FPLA的电路结构PAL的与阵列是可编程的而或阵列不可编程，类似于一个已经写入信息的ROM，但它的与阵列是可编程的。8.3.1PAL的基本电路结构由图可见,在没有编程之前,与逻辑阵列的所有交叉点上均有熔
丝接通.编程将有的熔丝保留,将无用的熔丝熔断,既得到所有的电路.它所产生的逻辑函数为
8.3.2PAL的几种输出电路结构和反馈形式一,专用输出结构图8.3.3具有互补输出的专用输出结构二,可编程输入/输出结构有些可编程I/O结构的PAL器件中,在与或逻辑阵列的输出和三态缓冲器之间还设置有可编程的异或门,如图8.3.5所示.三,寄存器输出结构四,异或输出结构
异或的电路结构与寄存器输出结构类似只在与
-或逻辑阵列的输出端又增设了异或门
五,运算选通反馈结构8.3.3PAL的应用举例2006年图8.3.9产生16种算术、逻辑运算的编程情况【例8.3.2】用PAL设计一个4为循环码计数器,并要求所设计的计数器具有置零和对输出进行三态控制的功能.2006年GAL是在PAL器件的基础上发展起来的。它的基本结构与PAL相同，即“与阵列可编程或阵列可固定”。但GAL采用了电可擦除，电可改写的CMOS半导体制造工艺，使得GAL器件不仅可以反复擦除、改写，为修改设计带来了灵活性，而且降低了功耗，集成度也大大提高。另外，GAL的逻辑结构采用了输出逻辑宏单元OLMC，可以根据应用的不同配置成不同的输出结构。一片GAL即可以配置为组合逻辑电路，也可以使时序逻辑电路或者是两者的组合，很灵活。要使用GAL器件，就要先进行设计。GAL器件的开发工具包括硬件开发工具和软件开发工具。硬件开发工具有编程器，软件开发工具有ABEL-HDL程序设计语言和相应的编译程序。编程器的主要用途是将开发软件生成的熔丝图文件按JEDEC格式的标准代码写入选定的GAL器件。
典型的GAL设计流程图如图所示。
图8.4.1GAL16V8的电路结构图图8.4.2由3个编程单元构成的与门图8.4.3GAL16V8编程单元的地址分配图8.4.4OLMC的结构框图图8.4.5GAL16V8结构控制字的组成图8.4.6OLMC5种工作模式下的简化电路（图中NC表示不连接）（a）专用输入模式（b）专用组合输出模式（c）反馈组合输出模式（d）时序电路中的组合输出模式（e）寄存器输出模式8.4.3GAL的输入特性和输出特性GAL的输出缓冲器电路结构中.它除了具有一般三态输出缓冲器的特点以外,还有两个突出特点图8.4.8GAL的输出缓冲器电路图8.4.9GAL的静态输出特性（a）输出为高电平时（b）输出为低电平时8.5.1EPLD的基本结构和特点
EPLD是继PAL、GAL之后推出的一种可编程逻辑器件.
与PAL和GAL相比,EPLD有以下几个特点：
1)采用了CMOS工艺,所以EPLD具有CMOS器件低功耗、高噪声容限的优点.
2)采用了UVEPROM工艺,以叠栅注入MOS管作为编程单元,所以不仅可靠性高、可以改写,而且集成度高、造价也便宜.
3)特点是输出部分采用了类似于GAL器件的可编程的输出逻辑宏单元．
此外，为了提高与－或逻辑阵列中乘积项的利用率，有些EPLD的或逻辑阵列部分也引入了可编辑逻辑结构．８.５.２EPLD的与-或逻辑阵列图8.5.3与－或逻辑阵列的乘积项共享结构返回图8.5.4AT22V10的OLMC电路结构图图8.5.5ATV750的OLMC电路结构图图8.6.1是FPGA基本结构形式的示意图。它由三种
可编的单元是输入/输出模块IOB（I/OB1ock），
可编程逻辑模块CLB（ConfigurableLogicBlock）
和互连资源IR（InterconnectResource）。它们
的工作状态全都由编程数据存储器中的数据设定
。
图8.6.1FPGA的基本结构框图一，IOB
XC2064是Xilinx公司FPGA器件中结构比较简单的一种，它一共有56个可编程的I/O端。
由图8.6.3的电路结构图可见，每个IOB由输出三态缓冲器触发器，输入缓冲器和俩个数据选择器MUX1，MUX2组成。在图中所用的数据选择器符号上只标出了数据输入端和数据输出端省略了地址输入端。实际上每个2选1数据仪器都应当有一位输入地址代码，每个4选1数据选择器应当有两位输入地址代码。这些代码都存放在FPJA内部的编程数据存储器中。
图8.6.3XC2064的IOB电路图8.6.4XC2064的CLB电路图8.6.