半导体结构及其制作方法.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN110299360A(43)申请公布日2019.10.01(21)申请号201810239010.9(22)申请日2018.03.22(71)申请人联华电子股份有限公司地址中国台湾新竹市申请人福建省晋华集成电路有限公司(72)发明人吴柏翰冯立伟洪士涵李甫哲蔡建成(74)专利代理机构北京市柳沈律师事务所11105代理人陈小雯(51)Int.Cl.H01L27/108(2006.01)权利要求书2页说明书4页附图7页(54)发明名称半导体结构及其制作方法(57)摘要本发明公开一种半导体结构及其制作方法，其中该半导体结构包含基底；主动区域；元件绝缘区域，围绕主动区域；第一、第二位线结构，位于基底上；导电扩散区域，位于主动区域内，且介于第一、第二位线结构间；接触洞，位于第一、第二位线结构间，显露出部分导电扩散区域；埋入插塞层，设于接触洞内，直接接触导电扩散区域；及存储节点接触层，设于接触洞内的埋入插塞层上，其中存储节点接触层包含一向下凸出部，被埋入插塞层环绕，其中埋入插塞层具有一U形截面轮廓。CN110299360ACN110299360A权利要求书1/2页1.一种半导体结构，其特征在于，包含：基底；主动区域，位于所述基底上；元件绝缘区域，围绕所述主动区域；第一位线结构，位于所述基底上；第二位线结构，平行且邻近所述第一位线结构，位于所述基底上；导电扩散区域，位于所述主动区域内，且介于所述第一位线结构与所述第二位线结构之间；接触洞，位于所述第一位线结构与所述第二位线结构之间，其中所述接触洞显露出部分的所述导电扩散区域；埋入插塞层，设于所述接触洞内，并且直接接触所述导电扩散区域；以及存储节点接触层，设于所述接触洞内的所述埋入插塞层上，其中所述存储节点接触层包含一向下凸出部，被所述埋入插塞层环绕，其中所述埋入插塞层具有一U形截面轮廓。2.如权利要求1所述的半导体结构，其中所述第一位线结构及所述第二位线结构具有堆叠结构，包含多晶硅层及钨金属层，设于所述多晶硅层上。3.如权利要求2所述的半导体结构，其中所述堆叠结构另包含氮化钨层，设于所述多晶硅层与所述钨金属层之间。4.如权利要求1所述的半导体结构，其中所述存储节点接触层包含硅化金属层及钨金属层。5.如权利要求1所述的半导体结构，其中所述埋入插塞层包含磷掺杂多晶硅。6.如权利要求4所述的半导体结构，其中所述埋入插塞层与所述硅化金属层之间具有一间隙。7.一种制作半导体结构的方法，其特征在于，包含：提供一基底，其上具有主动区域、元件绝缘区域，围绕所述主动区域、第一位线结构、第二位线结构，邻近所述第一位线结构、导电扩散区域，位于所述主动区域内，且介于所述第一位线结构与所述第二位线结构之间；形成一接触洞，位于所述第一位线结构与所述第二位线结构之间，其中所述接触洞显露出部分的所述导电扩散区域；沉积一插塞层，在所述接触洞内，并且于所述接触洞底部形成一孔洞；以及回蚀刻所述插塞层，直到所述孔洞被打开，如此形成一埋入插塞层，位于所述接触洞底部，其中所述埋入插塞层具有一U形截面轮廓。8.如权利要求7所述的方法，其中另包含：在所述接触洞内形成一硅化金属层；以及在该硅化金属层上形成一钨金属层。9.如权利要求8所述的方法，其中另包含：在所述埋入插塞层与所述硅化金属层之间形成一间隙。10.如权利要求7所述的方法，其中所述第一位线结构及所述第二位线结构具有堆叠结构，包含多晶硅层及钨金属层，设于所述多晶硅层上。11.如权利要求10所述的方法，其中所述堆叠结构另包含钛金属层，设于所述多晶硅层2CN110299360A权利要求书2/2页与所述钨金属层之间。12.如权利要求11所述的方法，其中所述堆叠结构另包含氮化钛层，设于所述钛金属层与所述钨金属层之间。13.如权利要求12所述的方法，其中所述堆叠结构另包含氮化钨层，设于所述氮化钛层与所述钨金属层之间。14.如权利要求7所述的方法，其中所述存储节点接触层包含硅化金属层及钨金属层。15.一种半导体结构，其特征在于，包含：基底；主动区域，位于所述基底上；元件绝缘区域，围绕所述主动区域；第一位线结构，位于所述基底上；第二位线结构，平行且邻近所述第一位线结构，位于所述基底上；导电扩散区域，位于所述主动区域内，且介于所述第一位线结构与所述第二位线结构之间；接触洞，位于所述第一位线结构与所述第二位线结构之间，其中所述接触洞显露出部分的所述导电扩散区域；埋入插塞层，设于所述接触洞内，并且直接接触所述导电扩散区域，其中所述埋入插塞层具有一U形截面轮廓；以及存储节点接触层，设于所述接触洞内的所述埋入插塞层上，其中所述存储节点接触层与所述埋入插塞层的所述U形截面轮廓之间构成一孔洞。16.如权利要求15所述的半导体结构，其中所